2005年03月23日

メンター・グラフィックス・コーポレーション（本社：米国オレゴン州、日本法人メンター・グラフィックス・ジャパン株式会社：東京都品川区、代表取締役： パトリック・ウィリアムス、以下メンター）は本日、株式会社ルネサス　テクノロジがメンターの0-In Assertion Synthesisをルネサスのプロトタイピングシステム「LogicBench(R)」を利用したアサーションベース検証フローへ適用したことを発表し ます。この結果、ルネサスは、どのようなフォーマットのアサーションでも定義することができ、Cベース設計からFPGAプロトタイピングまで検証のプロセ ス全体を通してアサーションベースの検証フローを使用することが可能になりました。アサーションは、従来の手法よりも早い段階で迅速にバグを検知して原因 を特定することが可能なので、設計チームはより効果的で効率的に検証を終えることができます。

ルネサスは、チップになる前のハード／ソフトウェアの統合とデバッグを行なうためにLogicBenchプロトタイピン グ･システムを開発しましたが、FPGAベースのプロトタイピング手法で局所的にハードウェア設計のエラーを検知してデバッグするには限界がありました。 この問題を解決するため、ルネサスはどのようなフォーマットでも定義することができ、標準のアサーション言語およびライブラリを備え、 LogicBenchに直接コンパイルでき、ソフトウェアのシミュレーションに相当する観測性を提供できるアサーションを求めていました。今回、アサー ションベース検証の業界最先端のソリューションとして、0-In Assertion Synthesisが採用されルネサスの検証フローをサポートすることになりました。

「我々はLogicBenchをコアとした検証ソリューションを更に強化するために、シミュレーション、フォーマル検証ま でを含めたアサーションベース検証手法を求めていました。そして、メンターの0-In Assertion Synthesisテクノロジが、我々の目的に最も適する優れたソリューションを提供できるテクノロジであることから採用を決定しました」（株式会社ルネ サス　テクノロジ　製品技術本部　設計技術統括部システム設計技術開発部長　多田　修氏）。

アサーションベース検証は、今日の複雑なSoC設計の検証に必要とされる観測性と制御性を提供します。0-In Assertion Synthesisを適用することで、RTL(register-transfer level)コードから設計データ(クロックやリセット等)を自動的に抽出することによりアサーションの定義が容易にできます。この独自の設計推測機能に よって、設計の変更があってもアサーションを書き換える必要がなく、変更履歴の管理を大幅に削減することができます。他の手法と比較して、0-In Assertion Synthesisはバグの発見と原因の特定をより簡単に行なうことができます。0-In Assertion Synthesisは、AccelleraのPSLやSVA、OVL、CheckerWareや0-In アサーション･ライブラリを含むすべての標準アサーション・フォーマットをサポートしています。0-In Assertion Synthesisシステムにより生成されたアサーションは、標準のシミュレータ、フォーマル･エンジン、エミュレータ、ハードウェア・プロトタイピング と一緒に使用することができます。

「先端の設計チームは、最新の検証ツールと互換性のあるフルレンジのアサーション・チェッカーとプロトコル･モニターを求 めています。LogicBenchの機能を最大限に利用するために、ルネサスはエラー検知とカバレッジ情報を集めてレポートするユニークな性能が必要でし た。我々のアサーション合成テクノロジがルネサスの求める性能に適したことをうれしく思います」(Mentor Graphics 0-In functional verification business unit general manager, Steven D. White)。

Mentor Graphicsはメンター・グラフィックス・コーポレーションの登録商標です。
LogicBenchはルネサス　テクノロジの日本における登録商標です。

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E-mail: mktg_mgj@mentor.com