Vistaフロー

トランザクションレベルモデリング(TLM)モデルの作成、デバッグ、最適化を超えて

Vistaのフローは、「TLMモデルを生成してシステムのアセンブリと構成を行い、シミュレーション、検証、デバッグを通じて性能と消費電力を解析、最適化し、ソフトウェアと統合する」という、通常SoC設計者、ハードウェアエンジニア、ソフトウェアエンジニアが使用するステップで構成されています。

利点

  • アーキテクチャの設計および検討
  • ハードウェア/ソフトウェアのトレードオフ解析が可能
  • 性能および消費電力の早期評価
  • ソフトウェアの統合および検証のための仮想プラットフォーム
  • RTL検証のためのリファレンスモデリング
  • リスクの最小化と結果品質の最大化

TLMモデルの作成

Vista Model Builder(Vista Architectソリューションのサブセット)は、TLMモデル作成を支援するツールです。直観的なメカニズムと定義済みのモデリングベースクラスを使って複雑なモデルを効率的に作成することができます。Vista Model Builderは、TLM2.0に基づいて、通信、機能、タイミング/消費電力を個別に独立したモデルとして扱う、新しいスケーラブルなモデリング手法を提供します。この優れたモデリング手法により、設計サイクル全体にわたり、どの実装フェーズであっても、設計選択肢のどれを評価するにしても、単一の機能モデルで作業を進めることができます。

また、各種TLMクラスと使いやすいレイヤによって機能のモデル化を自動化し、より効率的で分かりやすい動作モデリングを実現しています。TLMコードの骨格はポート、レジスタ、メモリの宣言のセットから自動的に導き出され、TLM2.0準拠のコンパクトなSystemCソースコードが生成されます。これによりユーザは完全に内部動作をモデル化することができます。

タイミングと消費電力は、強力なポリシーセットを使って、トップダウンで設定することができます。これらのポリシーにより、レイテンシ、パイプライン、ウェイト文宣言など、マイクロアーキテクチャのタイミングを直観的にモデル化することができます。このアプローチにより、ユーザは機能コードを変えることなく、最小限のコーディング作業で、複雑なマイクロアーキテクチャの選択肢をシステムの観点から素早く検討することができます。

Vista Model Builderタイミングポリシー 
Vista Model Builderタイミングポリシー
Vistaジェネリックライブラリビュー

Vista TLMモデル

Vista Architectは、プラットフォームの初期実装と早期検証に使用できる高速ジェネリックモデルを提供します。すべてのモデルがTLM2.0に準拠しており、すべてのターゲットプラットフォームの構成要素として使用できます。

加えて、Vista Architectによって統合および認証されたサードパーティ製TLM2.0準拠プロセッサおよびペリフェラルのモデルも利用可能です。

モデルに含まれるもの

  • CPU(SWスレッド含む)
  • BUS(AHB、AXI)
  • メモリ
  • キャッシュ
  • DMAコントローラ
  • 割込みコントローラ
  • タイマー

システムの検証とデバッグ

Vista Architectは、SystemCによるTLMプラットフォームの検証とデバッグ用に開発された、業界最先端のSystemCのデバッグツールセット(Vista Debug)です。アーキテクチャレベルの検証は、「さまざまなIPが正しく相互作用しているか」「データフローは適切か」の検証が中心となります。

Vista Architectは、高位でのシステムデバッグとデータフロー解析に焦点を当てた革新的なデバッグおよびトレースのコンセプトを提供します。これによりユーザは、データ処理内容や、システムやリソースを通るデータの流れ、イベントシーケンス、フロー制御、プロセススケジューリングなどを効率的に理解することができます。

TLM2.0とSystemC/C/C++によるモデリング向けに開発された独自のデバッグメカニズムにより、ユーザは使い慣れたハードウェアデバッグプラットフォームを用いて、トランザクション、イベントシーケンス、プロセス実行のトレースを行うことが可能になります。ユーザは、クラス階層だけでなく設計階層を確認しながら、C/C++のデータオブジェクトおよび関数が時間の経過とともにどう割り当てられて実行されるか、さらに、デルタサイクル内においてどう割り当てられて実行されるかを理解することが可能です。TLMレベルのあらゆるデバッグと解析は、ソースコードのインスツルメンテーションを一切必要とせず、SystemCの既存設計フローにスムーズに対応させることができます。

トランザクションレベルの波形表示 
トランザクションレベルの波形表示
Vistaプロセスのデバッグ 
Vistaプロセスのデバッグ
Vistaトランザクションシーケンスビューア 
Vistaトランザクションシーケンスビューア
Vistaブロック図エディタ 
Vistaブロック図エディタ

システムのアセンブリと構成

アーキテクチャ設計の過程では、モデルを直観的に作成して、さまざまなアーキテクチャ構成、インターコネクトレイヤ、メモリ階層へと組み上げることができます。Vistaの強力なブロック図エディタを使用することにより、直観的で分かりやすいグラフィカルなプラットフォームのアセンブリ、編集、視覚化が可能です。

ソフトウェアとの統合

Vista Architectでは、ソフトウェアで駆動するハードウェアのテストとデバッグだけでなく、ファームウェア、オペレーティングシステム、あるいはハードウェアに依存するアプリケーションを実行する仮想プラットフォームの作成も可能です。

Vistaに統合されたソフトウェアデバッガ(GDB、ARM RVDE、MENTOR EDGE) 
Vistaに統合されたソフトウェアデバッガ(GDB、ARM RVDE、MENTOR EDGE)
Vistaシミュレーションコンソール 
Vistaシミュレーションコンソール

強力な解析ツールセット

Vista Architectには、強力な解析とレポートのツールセットが組込まれており、ユーザはさまざまな性能や電力の指標をすぐに解析できるほか、ポート、バス、サブシステムの負荷のピーク、平均的なレイテンシ、スループット、使用率などを、手作業によるインスツルメンテーションなしで確認できます。

Vista Architectのユーザは、主要なハードウェアブロックを使ってシステムのプロトタイプを短時間で作成し、さまざまなシナリオやトラフィック負荷に応じた電力と性能を解析することが可能です。Vista Architectがサポートするスケーラブルなモデリングアプローチにより、設計チームはコンセプトの段階から望ましい実装まで、タイミングと電力のバジェットを管理できます。また、シリコン領域を最適化し、特定のアプリケーションに対応できるデータ許容量を確保すると同時に、将来の派生製品についてもスケーラブルなサポートが可能になります。

さまざまなシナリオの実行

複雑なデータパケットを簡単に作成し、IDによるタグ付けを行い、それらのシステム内における伝搬をトレースして解析することが可能です。この独自の機能により、システム内のデータフローとさまざまな負荷シナリオの影響をユーザが明確に把握できるようになります。

ユーザは、統計的なランダム化されたデータのトラフィック、あるいはソフトウェア駆動のトラフィックを実行することにより、現実的な動作シナリオをテストすることが可能です。これにより、ハードウェアドメインとソフトウェアドメインの詳細なトレードオフ解析と、アーキテクチャにおけるハードウェアとソフトウェアの境界の最適化を行うことができます。

Vista Architectにより、ユーザはスケーラブルなTLMモデリング手法を用いて、モデル作成やシミュレーションの効率を改善できます。また、純粋なLoosely-Timed(LT)のシミュレーションからApproximately-Timed(AT)のシミュレーションに動的に切り替えることができます。

マイクロアーキテクチャの迅速な変更

独自のレイヤ方式アプローチを用いてタイミングをモデル化することにより、各マイクロアーキテクチャモデルに対するタイミングポリシーを迅速に切り替え、機能に影響を与えることなくさまざまな構成やパイプラインの戦略をテストすることが可能です。タイミングと消費電力の精度は、ターゲットのバスプロトコルに基づいて、高位の近似モデルから高精度なタイミングまで、数分で詳細化できます。

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