CatapultファミリとPowerProファミリを使用すると、ASIC/SoC/FPGA設計者はパワー最適化された完全検証済みRTLを素早く設計し、合成と物理設計工程にすみやかに引き渡すことができます。

Catapult High-Level Synthesis Platformは、C、SystemC、C++のどの言語でも入力できます。Correct by Construction(構築することで正しい結果が得られる)手法に基づき、エラーのないパワー最適化済みのRTLを生成できるので、設計/検証サイクルの大幅な短縮につながります。

PowerPro RTL Low-Power Platformには、RTLの消費電力をスタティック/ダイナミック解析する機能に加え、メモリやリーク電力までを含めてパワーを最適化したRTLを自動または手動で生成する機能も備わっています。フォーマル検証ツールのSLECをこれらのプラットフォームと組み合わせて使用すると、時間のかかるシミュレーションや複雑なテストベンチ構築に煩わされることなくRTLのフォーマル検証を実行できます。すべてのツールは高度に統合されており、Time-to-Marketと消費電力の両方を大幅に向上させます。

Catapult High Level Synthesis Platform

設計タスク

Catapult High-Level Synthesis Platform

業界標準のANSI C++とSystemCを使って機能的意図の記述と、より生産的な高い抽象度への移行を可能にします。

この高位の記述から、Catapultは最終製品品質のRTLを生成します。バグのないRTLを短時間で自動生成するCatapultであれば、検証済みRTLの生成にかかる時間を大幅に短縮します。

PowerPro RTL Low-Power Platform

消費電力の正確な測定と対話形式の比較検討を通じて、RTL開発サイクル段階で消費電力を最適化する完全ソリューションです。フィジカルアウェアのパワー解析に基づいて、設計冗長構造をディープシーケンシャル解析することで、あらゆる設計に対するパワー最適化を達成します。

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