News and Views 2016 Summer / Vol. 18: IC設計&製造

パターンマッチングを活用した設計検証

自動パターンマッチングでさまざまな設計検証の問題を解決できることを知っていますか?

パターンマッチング(PM)が初めて世に登場したのは、ちょうど半導体業界が単純な1次元ルールチェックからサブ解析度リソグラフィには欠かせない2次元ルールチェックへ移行し始めた頃でした。2次元ルールチェックの記述は非常に複雑で、ランタイム短縮に向けたコード化が厳しくデバッグも困難です。そこで自動ビジュアルキャプチャや比較プロセスが導入され、ジオメトリをレイアウトパターンとしてライブラリに保存し、複数の設計レイアウトや異なるプロセスノードで再利用できるようになりました。

Calibre - solving both new and previously impossible design verification issues

現在、全世代のプロセスノードにおける設計、製造、ウエハテストの領域でパターンマッチングの急激な使用拡大が進んでいます。この背景には2つの大きな理由があります。第一に、パターンマッチングを使用すると複数レイヤ上のジオメトリの複雑な相互関係(パターン)を同時に簡単に表現できるため、注目すべき部分を効率的かつ正確に絞り込めることが挙げられます。193nmリソグラフィの継続的な技術進化は、検証の高速化と精度向上によって支えられています。従来は1次元チェックで十分でしたが今では「周囲のジオメトリとの関係性(パターン)」が検証の重要な要素となっています(図1.)。

図1. サブ波長リソグラフィでは、デザインルールを遵守するだけでは歩留まりは保証されない(画像提供: Luigi Capodieci, Ph.D., SPIE Microlithography 2006)図1. サブ波長リソグラフィでは、デザインルールを遵守するだけでは歩留まりは保証されない(画像提供: Luigi Capodieci, Ph.D., SPIE Microlithography 2006)

第二に、パターンマッチングの真価は他の物理検証解析ツールや設計ツールと統合したときに発揮されます。パターンマッチングと従来の設計/検証ツールを組み合わせて使用すると、自動プロセスで注目すべき部分を特定して設計に変更を加え、エラーを修正(または疑似エラーを除外)したうえで製造不良を起こさないレイアウトを作成できます。この統合と自動化により、パターンマッチングは以前には考えられなかった新しい用途に使用され、成果を上げています。

以降、パターンマッチングの新しい用途について見ていきましょう。ここではCalibre Pattern MatchingとCalibre nmプラットフォームを構成する検証ツールを緊密に統合して使用しています。これらを組み合わせて使用することにより、シームレスなデータアクセスと相互作用が実現します。他のパターンマッチングツールを使う場合には、検証環境との統合度合いによりプロセスや結果が異なる可能性があります。

パターンで疑似エラーを除外

設計インプリメンテーション時に物理検証を繰り返し実行してDRC(デザインルールチェック)エラーをレビュー、修正しないと、寄生抽出や解析段階には進めません。この物理検証の繰り返しプロセスはあらゆるノードのカスタムIP設計および配置配線(または他の自動設計インプリメンテーションフロー)で行われますが、その際にサインオフDRCデックや推奨ルールデックで報告されたDRCエラーを除外する(無視する)ことは特別なことではありません。こうしたDRCエラーは過去の設計やシミュレーション、ファウンドリとの合意で「製造性を確保できる」とされている疑似エラーです。数万に上る疑似エラーを除外することも珍しくなく、「自動疑似エラー除外フロー」がなければ、本当はエラーではないものを何度もレビューして時間を無駄に費やすことになります。

IPブロックの疑似エラーは通常、ブロックの物理インプリメンテーションが終了した後に特定されます。この疑似エラーを含むレイアウトは、次のブロック/フルチップ設計のインプリメンテーションにうおける疑似エラーの特定に使用できます。この段階で行われるレイアウトの繰り返しにおいて、配置配線ツール(または物理設計ツール)が生成した幾何学形状の相互関係(パターン)に基づき疑似エラーを特定しますが、この「疑似エラーパターン」の場所と数は後続のレイアウトの繰り返しで変動する可能性があるので、疑似エラーの除外により全体のデバッグ時間が減るとは限りません。

図2. 疑似エラーパターンを定義して疑似エラーデータベースを出力し、物理検証の繰返しにおいて疑似エラーパターンを自動的に除外図2. 疑似エラーパターンを定義して疑似エラーデータベースを出力し、物理検証の繰返しにおいて疑似エラーパターンを自動的に除外

こうしたIPブロックの疑似エラーを、物理検証の繰り返しごとに動的に特定できるパターンとしてキャプチャしておき、設計トポロジが変わってどこでこの「疑似エラーパターン」が出現しても自動的に除外されるようにすることができます(図2)。このパターンベースの疑似エラー除外メソドロジは従来のIP疑似エラー除外フローに統合できます。設計者は設計インプリメンテーションを通して再発する可能性のある「疑似エラーパターン」に神経を使うことなく真のエラーを修正するデバック作業に集中できるようになるため生産性が改善します。

パターンベースの疑似エラー除外メソドロジを導入することで、高精度かつ効果的な自動疑似エラー除外フローが実現します。

設計の強化/製造リターゲッティング

製造プロセスで発生するシステマチック欠陥(ライン端のビアメタルの重なりなど)の制御は、90nm以降の設計では必須要件です。最小値より大きいラインエクステンションを形成することでビアが不正に形成されるリスクは最小限に抑えられ、歩留まりが改善します。ラインエクステンションを既存レイアウトに追加するには、追加する位置を解析してから設計を再度検証してデザインルール違反がないことを確認しなければなりませんが、ラインエクステンションの位置を正しく定義するには高度なコーディング技術が必要です。特に、後で要件を追加しなければならない場合にはデックが複雑になり、サポートも難しくなります。

図3. キャプチャしたライン端パターンを編集(DRCで許可された間隔を追加)したDRCクリーンなレイアウト図3. キャプチャしたライン端パターンを編集(DRCで許可された間隔を追加)したDRCクリーンなレイアウト
図4 アンカーパターンを用いた複雑なデバイスの認識。複数のレイヤを出力して修正が必要なエラーを特定図4 アンカーパターンを用いた複雑なデバイスの認識。複数のレイヤを出力して修正が必要なエラーを特定

そこでパターンベースの手法を使用します。ライン端の相互関係を「パターン」としてキャプチャし、パターンのグラフィックを編集して必要な間隔を入れ、このデータをGDSやOASISなどの業界標準フォーマットに出力します(図3.)。グラフィックインタフェースでこの「パターン」を特定できるのでコーディングは楽になり、作業量も大幅に削減されます。このパターンベースの手法は特定の配置配線ツールや他のレイアウトインプリメンテーションツールと連動するわけではないので、新たな「パターン」が特定されたときにも簡単に更新できます。

複雑なデバイスや曲線を含むレイアウトの検証

曲線や非マンハッタンの幾何学形状を持つアナログ、RF(Radio Frequency)、MEMS(Micro Electro Mechanical System)、ハイパワーICなどの設計は、グリッドベースの設計データベースフォーマットで検証することが困難です。曲線を構成する複数のセグメントから成るポリゴンなどの形状は、レイアウト検証中のレイアウト拡大やレイヤ派生、データ傾斜により崩れる恐れがあります。複雑な構造を従来の1次元デザインルールでチェックすることは、偽りのDRC結果を多発するため現実的ではありません。これほど複雑なデバイスを既存のルールデックに追加することは、従来型のEDAツールには複雑な設計やデバイスによくある曲線構造に対応する機能がほぼ皆無なため、膨大な編集が必要になるか、実現不可能です。こうした設計領域を「ブラックボックス」化(無視)し、手作業でレイアウトをチェックすることも今まで見受けられましたが、今日のスマートフォン、タブレット、自動車などに搭載される先端SoCは曲線構造などの複雑な設計コンテンツを持つものが増え、手作業によるチェックはリスクが高く非現実的です。

「パターンベースの検証フロー」を構築すると、複雑なレイアウトやデバイスの検証精度が飛躍的に向上します。インプリメンテーション要件は簡素化され、下流工程のサポート作業も削減できます。また、マンハッタン形状をアンカーレイヤとするパターンを定義したパターン認識が実施できます。パターン認識では、元のレイアウトの非マンハッタン形状はアンカー形状と比較されて派生レイヤとして出力されます(図4.)。このようにパターン認識を使用した検証フローを構築してデバイス認識を行い、単純なブール演算で一致しなかったデバイスのデータを出力すれば、複雑なデバイスを正確かつ短時間に検証できるようになります。

このプロセスでは、従来不可能だった新しいタイプの自動検証を可能にするためにパターンマッチングとDRCを緊密に統合することが不可欠です。

歩留まり低下要因を除去

歩留まり低下要因とは、製造でチップ不良を引き起こすシステマチック欠陥(ランダム欠陥以外)であることが分かっている幾何学形状(または幾何学形状グループ)を指します。歩留まり低下要因は、リソグラフィやエッチング特性など、さまざまな製造問題によって発生します。28nm以降では、大手ファウンドリの多くが、これらを「禁止パターン」として定義した歩留まり低下パターンデックを顧客に提供しています。この歩留まり低下パターンライブラリを使用すると、作業中の設計に存在する弱い(怪しい)パターンを特定し、設計完成前に除去できます(図5.)。

図5. レイアウトに含まれる歩留り低下要因の幾何学形状をパターンで素早く特定し、除去図5. レイアウトに含まれる歩留り低下要因の幾何学形状をパターンで素早く特定し、除去

ファウンドリで歩留まり低下パターンライブラリの使用が広がるなか、ファブレス企業は過去の設計問題を分析して自社の歩留まり低下パターンを特定し、この知識をファウンドリとの共同品質プロセスや自社の設計メソドロジで活用しています。このように社内で歩留まり低下パターンを特定し、プロプライエタリ情報としてパターンライブラリを維持、拡充させていけば、ファブレス企業にとって大きな競争力となるはずです。リスピンの回避や素早い量産立上げが可能になり、設計スタイルによる設計ばらつきも抑制することができます。

ファウンドリやファブレス企業はさまざまな歩留まり低下要因ソリューション(歩留まり低下パターンと一致した部分のハイライト、パターンエラーマーカによるパターン固有の修正の表示、パターンマッチングに基づく設計の自動修正など)を実装しています。

まとめ

パターンマッチング技術の使用は急速に広まり、全世代のプロセスノードの設計、製造、ウエハテスト領域の幅広い用途に及んでいます。パターンマッチングが爆発的な広がりをみせる一番の理由は、注目すべき領域を素早く正確に絞り込めること、他の検証/解析ツールを併用してさまざまな修正や強化を加えられること、にあります。パターンマッチングと検証機能を統合して使用すると、成熟テクノロジノードから先端テクノロジノードに至る難しい問題を容易に解決し、従来の自動ソリューションでは手に負えなかった設計検証問題も解決できるようになります。今後パターンマッチングの可能性とパワーへの理解が深まるにつれ、パターンマッチングの用途はさらに拡大していくでしょう。