Design-For-Test (DFT)
製品の品質は企業の成功を左右します。特に、ナノメータ・プロセス技術に移行しようとするすべてのASIC、IC設計製造企業にとって、非常に重要な問題となります。欠陥のある部品が最終的に顧客の手に渡ってしまわないように、ナノメータ・プロセス技術では、2つの要因を検証する必要があります。
まず1つは、初期歩留まりの大きな低下により、多数の不良デバイスをフィルタリングしなければならない製造テストへの依存性を高める必要があります。 2番目に、従来の「stuck-at」テストをすり抜けてしまうような欠陥がナノメータ・デバイスでは非常に多く見られ、従来の「stuck-at」テストプラスAt-speed テストが必須となるということです。
- デザインが製造後にも正しく動作することを保障するメソドロジ
- デザインのテスタビリティ実現のためにDFTツールがテスト回路（RTLあるいはゲートレベル）を挿入
- 欠陥検知のために製造されたデザインに適用されるテストセットを生成
- 故障解析を支援するDFTベースの故障診断機能
Design-For-Test関連技術文献
セキュア・アプリケーションのための高品質テスト・ソリューション
スマートカードや防衛産業向けなどのセキュア・アプリケーションの設計には、機密データへの外部アクセスを防御するセキュリティの確保が必須となります。しかし反対に、ATEから内部ロジックに対する制御性・観測性を改善するために、スキャンチェーンは何十年にもわたり使用され、効率的で迅速なテストを実現してきました。この相反する課題を解決するために、セキュア・アプリケーションの設計者の多くは、ロジックBISTを使用してテスト品質をある程度犠牲にするか、非常に高価なセキュア・テスト環境を使ったスキャンテストを行うことを強いられてきました。高品質なテストの必要性は高まる一方であり、さらにプロセスの微細化に伴って発生するテスト品質に対する新たな要求も、これらの問題をさらに難しくしています。
本稿では、セキュア・アプリケーション向けに設計されたデバイスのテストに現在使用されているテクニックを解説し、それぞれの利点と課題について検討します。ナノメータLSIの量産に不可欠な テストパターン圧縮技術
半導体製造プロセスの進化に伴い、故障発生メーカーニズムは著しく変化しています。出荷製品の品質レベルを維持しつつ設計規模の増大に対応するには、ストラクチュアル・テストを強化してDPM（Defects Per Million）をさらに低減させることが不可欠です。当然テストパターン・ボリュームが肥大化するため、テストパターンの圧縮がテストコスト低減の鍵となります。国際半導体技術ロードマップ（ITRS）によると、2008年までに必要なデータ量圧縮率は200倍ですが、産業界が求めるテスト品質に対応するために必要な圧縮率は今後5年間で指数関数的に増大する見込みです。
前述の通り、テスト品質やテストカバレッジ（故障検出率）を維持しながら設計規模の増大に対応するために、極めて高レベルのテスト圧縮技術が半導体メーカーには必要とされています。メンター・グラフィックスがアグレッシブに策定したテスト圧縮技術ロードマップでは、これから数年の内に1000倍まで圧縮する技術を提供する計画です。数多くの先進的な技術を組み合せて、他社DFTツールの追随を許さないテストスループットやテストコストの低減を実現します。本稿では、2007年10月に発表されたテスト圧縮の新技術であるメンター・グラフィックスのATPGツール、TestKompress Xpress（以下Xpress）をご紹介します。この特許技術により、スキャンテストパターンを100倍以上の率で圧縮できるようになります。しかも、ツールの使用方法は従来のTestKompressと何ら変わりありません。EDT：Embedded Deterministic Test - 高品質・低コストな製造テストのためのDFT技術 -
デザインプロセスが0.13um以下になると、長年使われてきたstuck-atテストだけでは十分な品質を維持することができなくなりました。0.13um以下のプロセスではタイミングに関連したフォルトが増え,高品質を維持するためにはtransitionやpath-delayフォルトを考慮することが不可欠となりました。これらの付加的なテストにより品質を確保できますが、その一方でテストパターンとテスト時間は大幅に増大してしまいます。近年の数百万ゲート規模のASICではstuck-atテストパターンだけでもテスタのメモリの容量を超えてしまうことも珍しくありません。この場合、テストパターンを削り品質を犠牲にするか、またはテストセットを何個かに分けてテスタにリロードしなければなりません。様々なソフトウエアによるパターン圧縮の技術がATPGに適応されましたが、それだけでは十分ではありません。ハードウェアによる圧縮は、テストデータ量やテスト時間を短縮するだけでなく品質レベルを維持、または改善するのに役立ちます。このテクニカルノートは、画期的な新DFT技術”Embedded Deterministic Test(EDT)”について詳しくご説明いたします。EDT技術を用いれば、現在ご使用中のスキャン及びATPG技術をベースにテスト時間を大幅に短縮できるだけではなく、製品の品質の維持と改善にお役立ていただけます。このEDT技術を元にして開発されたのがメンターグラフィックスのTestKompressです。このテックノートには他の圧縮技術もEDTとの比較のために載せてあります。この技術文書をお読みになれば、いかにEDTが他の方法に比較して優れた技術であり、さらにシステム動作に対してまったくインパクトがないかをご理解いただけます。