「Catapult C Synthesisに追加されたコントロール・ロジックの合成機能により、1つのC++ソースから完全なシステムをモデリング、合成、検証できるようになります。これにより、従来抱えていたインテグレーションの問題が解消し、設計と検証の労力が大幅に削減されることになるでしょう。この画期的機能を、今後積極的に活用していく考えです。」

「最新のCatapult C Synthesisで拡張されたコントロール・ロジック機能により、システムのより多くの部分を高位合成で開発できるようになります。しかし高位合成で開発する部分が増えれば、消費電力の問題への対応がますます重要になってきます。最新のCatapult C Synthesisではローパワーの機能も強化されており、Thales Alenia Spaceが必要とする最適化機能も盛り込まれています。」

「（Catapult C Synthesisで）初めて開発したデコーダは、約2.5ヶ月ですべての検証が完了しました。VHDLでデコーダをハンドコードしたら6ヶ月はかかったでしょう。つまり、Time-to-Marketが約60%短縮されたことになります。」

「長所を挙げてみます。
1. RTL実装期間の短縮（6ヶ月から3ヶ月に）。また、より多くの探索と最適化が可能（100万ゲートから27.5万ゲートに縮小）なため、システム・アーキテクチャの品質も向上します。

2. 汎用ANSI C/C++を広範囲にサポートしており、CやC++のSystemCサブセットの使用を強いられることがないので、開発基盤として理想的。また、テンプレート、クラス、関数オーバーロード、演算子オーバーロードなど、構文の型やC++言語の機能に対する制約も厳しくありません。メンター・グラフィックスは、コーディング・スタイルや言語の構文には非常に寛容な立場をとっています。

3. メンター・グラフィックスのサポートは非常に優秀で、バグ修正の対応も早く、最も効率的なコーディングや実装方法もアドバイスしてくれます。当社は大口顧客でもあり、このような対応は不思議ではないのかもしれませんが、業界では、取引を開始した途端にベンダが「姿を消してしまう」という恐ろしい話もよく聞きます。その点、メンター・グラフィックスは長年の取引から見ても、安心できます。」

「他の高位合成ツールを使用して3週間かかっていたFPGAの設計作業が、Catapult C Synthesisでは純粋なANSI C++から自動的にVHDLを生成する機能を使ってわずか数日で達成できたことは非常に印象的であり、品質と設計生産性の向上に確信が持てました。将来ASICへ搭載する際にも、ASICテクノロジやマイクロ・アーキテクチャへの最適化が可能であることから、設計資産の再利用性向上が期待できます。コストのかかるマニュアル作業が月単位で短縮できることは非常にメリットがあります。」

「アルゴリズム・シンセシスを使用した場合、予想よりも少ないエンジニアリング・リソースで短期間の内に変更が完了しました。その後、チームは短時間でブロックをFPGA環境に移植することに成功しました。一部のブロックについては、全体的な設計サイクルを70〜80％短縮することも可能でした」

「短距離ワイヤレス通信のパイロット・プロジェクトで、CからRTLへの合成にCatapult C Synthesisを利用するようになって約4ヶ月になります。Cレベルで設計を行うのは今回が初めてですが、最初のテスト・ブロックのテープアウトまでにかかった時間は従来のRTLフローに比べ40%も短縮されました。Catapult C Synthesisでは、Cの設計からRTLの検証完了までのプロジェクト全体の期間が約6週間で済みました。同じ規模のRTLブロック（3万〜4万ゲート）を手書きで作成、検証した場合に約10週間かかっていたのとは対照的です。」

「Catapult C Synthesisは、手作業でのRTL記述では到達できないレベルの生産性を実現します。設計検討を容易にするRTL自動生成機能、Cテストベンチの再利用、エラーのないRTLコードによる検証の効率化によって高い生産性がもたらされるのです。Catapult C Synthesisを使用して複雑な設計を実装することにより、手書きのRTLと比較して常時5倍程度の生産性の改善が見られました。またアプリケーションによって程度は異なりますが、性能と面積の改善も見られました。Catapult C Synthesisは、ワイヤレス・ハードウェア設計者すべてにとって非常に価値のあるツールです。」

「Catapult C Synthesisが理想的なソリューションであることは、評価を開始してすぐに分かりました。しかし、ベータサイトの評価に使用していたこのツールをまさかこれほど短期間のうちにミッション・クリティカルな部分に利用するようになるとは思ってもみませんでした。」

「純粋なANSI C++に基づいた手法を提供するものが最も高い価値を提供すると我々は考えています。Catapult Synthesisは最も抽象度の高い純粋なANSI C++からスタートし、RTLやSystemCベースの設計手法を上回る生産性を発揮します。Catapult Synthesisは、完全なユーザーコントロールのもとに高位モデルから詳細化を進めることができ、更に幅広いマイクロ・アーキテクチャの検討を通じて最適且つ高品質な実装を短時間で実現することができます。」

「このツールを使うことにより、より高い抽象度レベルから設計を開始して、従来よりもかなり早く簡潔なRTLコードにすることができました。アルゴリズム記述から自動的にASICおよびFPGAハードウェアを生成することにより、ハードウェア設計者はコーディングに割く時間を短縮して、設計のより重要な分野に時間をかけることができるようになります。」

「純粋なCコードを入力として使用できるCatapult C Synthesisは我々の設計フローに非常によく適合するもので、設計者はターゲット・テクノロジに関係なく、アンタイムドのC/C++システム・モデルから直接ハードウェアを自動生成できるのです。この評価の成功をうけ、即座にCatapult C Synthesisを実設計プロジェクトに適用しました。」

「最も抽象度の高いアルゴリズムからRTL吐き出しを回路方式の最適解を模索しながら実装レベルまでを約5日間で行った。手書きRTLレベルで行うと、数十万ゲート規模のRTLを2種類起こし、回路方式の変更を何種類も施すなどは気の遠くなる話であるが、Catapult C Synthesisであれば容易に、かつ短期間で実現できることは驚嘆に値する。」

「Catapult C Synthesisの結果品質と使いやすさに確信が持てました。Catapult C Synthesisの使用により、当社の純粋なアンタイムドのC/C++システム･モデルを入力として簡単にアルゴリズム合成を探求することができました。アルゴリズム合成は、ユーザーが専門的な技術を持つ必要がなく、設計者は制約条件を使ってインタフェースや階層を特定するだけで、オリジナルのC++ソースを変更することなく、すぐにFPGAあるいはASICをターゲットとした合成を実行できます。」

「これまでのRTLフローでは3ブロックの設計に約9週間かかっていました。ところがCatapult C Synthesisを導入したところ、オリジナルのアンタイムドC++ソースから始めて3ブロックすべてが3週間で完了し、3倍もスピードアップしました。」

「Catapult C Synthesisの出力するRTLコードは、富士通の厳しい基準をクリアし、ASICの設計データとして受け入れ可能であることを確認しました。複雑な信号処理や画像処理アルゴリズムを持つSoCを極めて短期間で開発するお客様にとって、高位合成を使用した設計フローをASIC開発にスムーズに適応できることは非常にメリットが高いものと考えます。また、標準ASICデザインキットとしてCatapult C Synthesisのライブラリを提供することにより、富士通とメンター・グラフィックス、共通のお客様に対して、富士通でのASIC開発をより効率良く低リスクで行うことが可能になります。」

「Catapult C Synthesisを使って設計すると最大60%という大幅な生産性向上を達成し、その結果、追加的な設計検討を行うことができ、またスケジュール通りに製品（FPGA）を開発完了した。また、Catapult C Synthesisの対話型GUIは、他の高位合成ツールとは異なり、設計上の選択が品質に与える影響をリアルタイムで容易に確認できるため、目標仕様を達成するための微調整を行うことができ、設計品質の改善を行うのに大いに役立った。Catapult C Synthesisを使う最大の利点は、純粋なANSI C++ ソースを使えることである。SystemCモデルの作成と比較してC++モデルの作成は記述も簡潔であり、手間が大幅に削減でき、シミュレーションも10-100倍高速である。ANSI C++ソースとCatapult C Synthesisを使うことで、FPGA設計者は、より幅広い最適化を行うことが可能になり、品質の高い設計成果物を得られる。完全に自動的なインタフェース合成が可能であることも、Catapult C Synthesisを利用する利点であった。」

「複雑化が進む現在のSoC設計に対応できるように、STMicroelectronics（以下ST）は業界でも最先端クラスのシステムレベル設計フローを開発しました。Agilent、Atrenta、Calypto、メンター・グラフィックスから提供されるクラス最高のツール・テクノロジとST自身の設計ノウハウを統合したこのシステムレベル設計フローにより、生産性を高めながら、より高品質のチップを短期間で製造できるようになりました。この結果、お客様からSTの高度なチップ・テクノロジの利点を最大限に引き出していただくことが可能になります。」

「ゲート数を31パーセントも削減でき、これが直接シリコンの面積および消費電力の削減につながりました。この結果がすべてを物語っています。メンター・グラフィックスとEricssonは共同作業により、Ericssonの厳しい要求に合ったCベースツールを開発することに成功しました。これは素晴らしい成果でした。」

「Catapult C Synthesisと富士通のASICライブラリを使用することにより、弊社の次世代プリンタ複合機向けSoCのテープアウトに成功することができました。富士通とメンター・グラフィックスが協力してサポートしてくれた結果、複雑な画像処理アルゴリズムを含むSoCをスケジュール通り開発できて満足しています。今後もこの先端設計フローをASIC開発に適用していきたいと思います。」

「Catapult C Synthesisは、非常に有望なツールだと言えます。なぜなら、Catapult C Synthesisを見ると、長年の研究成果によってCベース合成が成熟期に達したことが見てとれるためです。しかし、良い結果を得るにはハードウェアの意図と正しいCコードを十分に理解することが欠かせません。Catapult C Synthesisは、設計者がCでコーディングしたアルゴリズムをハードウェアに変換し、性能やリソース要件の観点から様々なインプリメンテーションを短期間で検討できるなど、非常に強力なツールとなっています。」

「Catapult C Synthesisは、高品質な信号処理ハードウェアをより短期間で開発するための実証済みツールです。Catapult C Synthesisライブラリは、弊社の厳しい基準を満たした最初の高位合成技術に対応するものであり、これを利用して高位合成がもたらすメリットを、特にモバイル、通信、コンシューマ向けアプリケーションにおいて、洗練された次世代設計を極めて短期間に開発しなければならないお客様にご提供したいと考えています。」

「Catapult C Synthesisの出した結果には驚きました。我々の設計した時間定義のない、システムレベルC/C++ソースコードを最小限の変更で合成できたことが、このプロジェクトの成功に大きな役割を果たしました。Catapult C Synthesisによりシステムレベル・モデルからRTLへの高精度なパスが提供され、設計目標を格段に短い期間で達成することができました。」

「RTLをFPGAにインプリメントして期待通りの動作が得られない場合、デバッグには長い時間がかかります。例えば、何か問題が発生しても、その原因がアルゴリズム開発者の記述したC言語コードにあるのか、それともハードウェア設計者が作成したRTLデータにあるのかを判断するのは非常に困難です。このような従来のIC設計プロセスの問題を解決するために導入したのがCatapult C Synthesisです。導入に際しては、『ハードウェア設計者向けのEDAツールなしで，アルゴリズム開発者がC言語を使って回路を設計できるといいね』という思いがありました。」

「機能が強化された最新のCatapult C Synthesisには、非常に時間のかかるSystemCモデルの作成プロセスを自動化してくれる機能があります。SystemCモデルの自動生成機能により、ブロックレベルおよびシステムレベル検証は大幅な高速化が期待でき、これによって設計者は、より高品質のハードウェアをこれまでよりも短時間で開発できるようになります。」