2010年06月22日

メンター・グラフィックス・コーポレーション（本社: 米国オレゴン州、以下メンター・グラフィックス）は、Taiwan Semiconductor Manufacturing Company Ltd.（本社: 台湾　新竹、以下TSMC）のリファレンス・フロー11.0に含まれる、メンター・グラフィックスが提供するテクノロジ範囲がさらに拡大されたことを発表しました。拡張されたメンター・グラフィックスのテクノロジ・トラックは、Vista™およびCatapult® C SynthesisによるESL（Electronic System Level）設計ソリューション、拡張的な低消費電力と28nm配線機能（Olympus-SoC™配置配線システム）ならびにサインオフ解析および自動修復機能（Calibre®プラットフォーム）をOlympus-SoC内に統合するCalibre InRouteソリューションを新たにサポートし、上流から下流までのトータルなソリューションを提供します。

「TSMCのリファレンス・フロー11.0に含まれるメンター・グラフィックスのテクノロジ・トラックは、ESL設計から機能検証、インプリメンテーション、テストに至るまでのIC設計／検証サイクル全体をカバーするまでに拡張されました。28nm以降のプロセスに移行するに当たり、TSMCのお客様は、より高い抽象度で設計し性能および低消費電力目標を達成すると共に、TSMCのプロセスで可能な高い歩留まりを実現すると確信の持てるツール群を求めています。メンター・グラフィックスのトラックはこれらの要求仕様に応えるものです。」TSMC、Senior Director of Design Infrastructure Marketing、S.T. Juang氏は、上記のように述べています。

ESL設計、高位合成、機能検証
Vista ESL設計／検証プラットフォームは、TLM（Transaction Level Modeling） 2.0トランザクションレベル・プラットフォームを用いたアーキテクチャレベルでの性能と消費電力の最適化をサポートしています。また、TLMレベルでの検証とデバッグが可能で、早期のソフトウェア検証およびデバッグを可能にする仮想プロトタイピングをサポートしています。

TSMC ESL検証リファレンス・フローにおいて、VistaはC++モデルおよびVista TLM 2.0モデルのスティミュラス機能の再利用を促進し、トランザクションレベル・プラットフォームの組み立て後TLMレベルでの検証およびデバッグを可能にします。さらにメンター・グラフィックスのESLフローでは、Vistaで作成されたTLMモデルをQuesta機能検証プラットフォーム上で実行されるOVM（Open Verification Methodology）ブロックレベル・コンフィギュレーションで再利用すること、ならびにC++モデルをCatapult C SCVerifyフローで再利用することが可能です。

Catapult C Synthesisは、ANSI C++コードを量産設計品質のRTLに合成し、結果品質（QoR）を犠牲にすることなく検証済みRTL生成までの期間を大幅に短縮します。HLS（High Level Synthesis） RF11フローでは、TSMCの65nmおよび40nm低消費電力プロセス・テクノロジをターゲットとしてCコードからゲートまで量産品質の設計／検証フローを提示しています。中でも鍵となる新機能は、TSMC Memory Compilerとの統合による検証とRTL合成のためのオンザフライでのメモリ生成です。このフローには、TSMCスタンダード・セルおよびメモリ・ライブラリ向けCatapult C Libraryが含まれており、これはCatapult C Synthesesのテクノロジを考慮した高位合成エンジンの心臓部となります。さらに、リファレンス・フロー11.0では、様々な消費電力、性能、面積を探索するCatapult C Synthesisの能力が活かされており、設計者は様々なアルゴリズム、制御ロジック、低消費電力インプリメンテーションを管理し、チップ全体に対応させることが可能となります。

メンター・グラフィックスのQuesta機能検証プラットフォームは、ESLからRTLそしてゲートレベルまでの包括的な検証ソリューションです。Questaは、OVMに基づき、ESLからRTL、ゲートレベル記述までスティミュラスおよびリファレンス・モデルの再利用をサポートし、効率的なESL検証再利用を促進します。ユーザはテストベンチおよびリファレンス・モデルの記述を一度で済ませることができます。設計を抽象度の高いレベルからゲートレベルへと詳細化していく過程において、Questaの複数言語対応機能はスムーズかつシームレスな遷移を可能にし、マニュアルでのコーディングのし直しによるエラーを大幅に削減し、生産性を向上します。

低消費電力設計については、CDC（Clock Domain Crossing）のサポートおよびAutoCheck機能を備えた0-In Formalによるフォーマル検証にも対応しています。

ICインプリメンテーション、物理検証およびテスト
Olympus-SoCも、その新機能によりTSMCの最先端プロセスに対応しています。これにはTSMC 28nm配線ルールの完全サポート、クロックおよびデータパスに対するステージベースのOCV（On-Chip Variation）テーブル、ならびにコンテキスト依存のタイミング、消費電力、配置が含まれています。さらに低消費電力設計フローは、UPSベースのIPモデル、高度にネスティングされた電圧有りランド（ドーナツ型）、マルチベンダのUPF連携サポートにより強化されています。Olympus-SoCは、TSMCのiDRC、iRCX、iPRT、iLPCフォーマット、ならびに配線時に適用される強化されたDFMユーティリティもサポートしています。

また、CalibreプラットフォームをOlympus-SoCからネイティブに起動し、物理設計中に真の製造クロージャを達成させるCalibre InRouteも、リファレンス・フロー11.0に加えられた新機能です。新製品であるCalibre Pattern Matchingは、Calibre InRouteおよびOlympus-SoCに統合されており、DRC/DFM違反の原因となる、禁止レイアウト・パターンを認識し、解消することによりCorrect-by-Constructionの設計を実現します。

Calibre nmDRC、Calibre nmLVS、Calibre xRCもマルチダイの回路実装を検証する新しい自動化機能によりTSMCのTSV（Through-Silicon Via）製品向けに強化されています。さらに、Calibre LFDはTSMCのiLPCフォーマットにも対応しています。

シリコンテストおよび診断については、Tessent製品ラインにおいて階層テストのサポートを拡張しています。これには組み込み圧縮およびロジックBIST（Built-in Self Test）の両方に対応した、at-speedスキャンテストの強化も含まれています。リファレンス・フロー11.0には、包括的なメモリBIST、ならびにバウンダリ・スキャン実装フローのための新機能も含まれています。

「リファレンス・フロー11.0として実現されたメンター・グラフィックスのシステムからシリコンまでの完成されたトラックでは、特にシステムレベルからIC実装、テストに至るまでの設計の複雑性を管理することにより、両社のお客様が28nmで直面する最大の課題に対応することができます。当社とTSMCの緊密なコラボレーションを通じて、お客様が優れた性能、低消費電力と信頼性を備えた製品をより早く市場に投入するためのツールを提供し、設計者とファウンドリの間のループを閉じることができるでしょう。」メンター・グラフィックス、Chairman and CEO、Walden C. Rhinesは、上記のように語っています。

 

メンター･グラフィックスについて
メンター・グラフィックスは、EDA（Electronic Design Automation）のテクノロジ・リーダーとして、高性能な電子機器を短期間でよりコスト効率よく開発するためのハードウェアおよびソフトウェアのソ リューションを提供しています。ますます複雑化する基板およびチップ設計の世界でエンジニアが直面する様々な設計上の課題を克服するための革新的な製品お よびソリューションを提供します。メンター・グラフィックスは業界で最も幅広いクラス最高の製品ポートフォリオを有し、EDAベンダとして唯一組込みソフ トウェア・ソリューションを持っている企業です。メンター・グラフィックスについての詳しい情報はhttp://www.mentorg.co.jpを ご覧ください。

Mentor GraphicsはMentor Graphics Corporationの登録商標です。その他記載されている製品名および会社名は各社の商標または登録商標です。

ICナノメータ設計について

• http://www.mentorg.co.jp/products/ic_nanometer_design/index.html

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メンター・グラフィックス・ジャパン株式会社
コーポレート・マーケティング部
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