ASICプロトタイピング

競争が激化し、製品ライフサイクルが短期化するにつれて、設計者が複雑で高性能なASICの開発に費やせる時間も減少しています。

また、ASICの開発コストの急激な上昇を考えた場合、広範なテストやシミュレーションを行わずに、ASICデバイスをコスト重視の多くのアプリケーションに使用することは非現実的です。FPGAデバイスの大規模化と高速化に伴い、コストのかかるASICデザインの機能をFPGAで検証することが、効果的かつ経済的な検証方法になってきました。しかし、一部のASIC構造は、効率的にFPGAへの直接的な実装を効率的に行うことができません。

Precision Synthesisを利用すると、ASICとFPGAの設計において同一のHDLコードと制約構文の使用が可能となり、ASICからFPGA設計への移行を簡単に行うことが可能です。また、最適な性能を確保するために、ASIC設計構造の変換が自動で行われます。

ハイライト

自動ゲーテッドクロック変換

ASICでは、ゲーテッドクロック構造を使用してクロックツリーと電力使用を制御しています。しかしFPGAでは、ゲーテッドクロックによって大幅なクロック遅延とクロックスキューが発生します。このような遅延を最小限に抑えるために、ゲーテッドクロック構造をクロックが有効な構造に自動変換し、専用クロックラインを利用できるようにします。

DesignWareインスタンスの変換

ASIC設計でインスタンス化されたDesignWareコンポーネントを認識し、FPGAに実装します。

ASICタイミング制約のサポート

ASIC設計と同じSynopsys Design Constraint(SDC)形式をFPGAプロトタイプにも使用できます。Precision Synthesisでは、SDC制約のインポート、使用、エクスポートが可能です。

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