設計開発

FPGAやASICの設計に関わらず、デバイスに高度な機能や複雑な機能が搭載される場合、厳しい開発スケジュールのもとでは、効率良く確かなチップを開発する設計チームには負担がかかります。そのため、高品質の設計を生み出すHDLプロセス、自動化、スタイルガイドラインに対する設計チームの要求が高まっています。

標準的な言語(VHDL、Verilog、SystemVerilogなど)およびIP形式を業界で一般的なバージョン管理システムと組み合わせると、繰り返し可能な信頼性の高い設計プロセスの構築に役立ちます。同時に、こうした規格を利用するツールには、テキストファイルの編集能力以上の能力が要求されます。メンター・グラフィックスは、新規コード作成、フォーマルおよび非フォーマルな設計の再利用、その中間的な組み合わせに対応した包括的な設計開発をはじめ、総合的な設計ソリューションをFPGAやASICのHDL開発向けに提供しています。このようなHDL設計機能は、複雑な設計の作成、解析、管理や、生産性の向上、設計開発の迅速化において、エンジニア個人やチームを強力に支援します。

特長

  • 高度な作成/解析テクノロジにより結果を最適化
  • 管理されたデータ/フロー統合により設計サイクルを短縮
  • FPGAとASICで共通のフロントエンドを利用し、設計作業を最大限に効率化
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