FPGA開発のためのメソドロジ

メソドロジ

要求仕様追跡

医療、輸送、航空宇宙、軍事分野などの安全性が重視されるプロジェクトや、複雑なASICまたはFPGAの設計を対象に、ハードウェア実装を追跡して要求仕様の正当性を検証します。

設計開発

メンター・グラフィックスが提供するクラス最高のツールは、設計生産性を高めるテクニックとメソドロジにより、数千行に及ぶコードの作成を迅速化します。

設計の再利用

新しい規格、ツール、メソドロジの導入は、設計開発のほか、レガシーコードやフォーマル/非フォーマルのIP再利用性を向上させます。

ASICプロトタイピング

同一のHDLコードと制約構文を使用可能にすることにより、ASICからFPGA設計への容易な移行を実現します。

SystemVerilogによる設計と合成

メンター・グラフィックスは、SystemVerilogを活用して生産的な設計開発、効果的なテストベンチ開発、効率的な合成を実現できるように設計者を支援します。

シミュレーション

多言語サポートと高性能シミュレーションエンジンによって、最高のシミュレーション生産性を実現します。

 
 
 

高度なFPGA合成

設計者がテクノロジの進化に対応するには、マルチベンダ対応の合成ツールが欠かせません。Precision RTL Plusは、業界で最も包括的なFPGAソリューションです。

 
 
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