SystemVerilogによる設計と合成

SystemVerilogは、高度な設計手法と検証手法の両方を劇的に向上させる強力な言語ですが、設計エンジニアや検証エンジニアがこの言語を十分に活用するには、以下のことに精通していなければなりません。

  • オブジェクト指向プログラミング技術
  • 既存のVHDLコードやVerilogコードを統合する手法
  • 高位抽象レベルでのコーディングを可能にする新しい構造

SystemVerilogを言語として採用することは、オブジェクト指向言語の構造に慣れていない多くのハードウェア設計者にとって難題です。メンター・グラフィックスが提供するソリューションは、SystemVerilogを活用して生産的な設計開発、効果的なテストベンチ開発、効率的な合成を実現できるように設計者を支援します。SystemVerilogコードの理解、作成、再利用を容易にし、SystemVerilog、AVM、OVMベースの環境で作業する設計エンジニアや検証エンジニアの生産性を大幅に高めるツールが揃っています。

ハイライト

課題

  • 大量の設計ファイルとさまざまなHDLソースコード
  • 複雑なファイル間の依存関係
  • クラス拡張、継承、理解しにくい関係

特長

  • 効果的なテストベンチ開発
  • 生産的な設計開発
  • 効率的なFPGA合成
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