Certus Silicon Debug

バグの根本原因を突き止める作業期間を大幅に短縮する唯一のシリコンデバッグソリューション

Certus Silicon Debugは、何千もの信号を扱うことが可能な効果的なインストルメンテーションを利用し、非常に深いトレースを実行することで、システムレベルとチップレベルの両方の問題をデバッグします。
ランタイムコンフィギュレーションをソフトウェアから簡単に構成できるため、コストのかかるインストルメンテーションのやり直しは必要ありません。
また、既存の実装フローにCertus Silicon Debugを統合することもできます。

利点

  • シリコン上で検出されたバグの根本原因を突き止める作業を数日単位で短縮
  • 数千にのぼる信号を対象にインストルメンテーション可能
  • 深いトレースにより、システムレベルの相互作用までデバッグ

Certus Silicon Debug
データシート[英語] (PDF, 694KB)

「FPGAベンダによる開発環境でバグの根本原因を調査しようとすると、インストルメンテーションを4~6回繰り返さなくてはなりません。しかし、Certus Silicon Debugを導入したところ、インストルメンテーションを多くても1回やり直すだけでバグを見つけることができました。」

FPGAプロトタイピングエンジニア

FPGAプロトタイプ

  • すべてのクロックドメインとプロトタイプ上のすべてのFPGAにわたる時間的な相関関係を出力
  • Capture Stationでは16~1024(2の累乗)までのトレース幅に対応
  • 各Capture Stationで数千単位の信号に対するインストルメンテーションが可能
  • アクティブトレースの選択やトリガ条件をランタイム時に設定可能
  • トレースバッファの深さを64~8k「ワード」の範囲で変更可能
  • ザイリンクスとアルテラのFPGAに対応
  • FPGAプロトタイピングのハードウェアにはJTAGポートを使用
  • 「トリガ同期」ループ専用としてFPGAごとに2本のピンを推奨

FPGA設計

  • クロックドメイン全体の時間相関を出力
  • Capture Stationでは16~1024(2の累乗)までのトレース幅に対応
  • 各Capture Stationで数千単位の信号に対してインストルメンテーションが可能
  • トレースバッファの深さを64~8k「ワード」の範囲で変更可能
  • ザイリンクスとアルテラのFPGAに対応
  • Certusでは既存のJTAGポートを「そのまま」利用可能
  • 300MHz以上のクロックをサポート(設計やデバイス依存)
  • 出荷後の製品対応を向上させるため、実シリコンで使用できるCertusライセンスも提供可能
  • Certus ImplementorはLinux版限定(設計インストルメンテーション)
  • Certus AnalyzerはWindows版とLinux版を提供(FPGAを用いたランタイム時)

ASIC

  • Certus Silicon DebugはもともとASICシリコンデバッグを想定して開発(その後FPGAに転用)
  • RTL記述の信号名によるデバッグ
  • デバッグインフラストラクチャの構成をソフトウェアで自動的に制御
  • サポートする最速クロック速度はテクノロジと設計依存
  • FPGAと異なり、ASIC使途は個別に対応
  • 詳細についてはメンター・グラフィックスまでお問い合わせください。
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