FormalPro

等価性チェック

メンター・グラフィックスのFormalProは、回路規模10万ゲート以上のASICおよびICに対してゲートレベル・リグレッション・テストを行うためのソリューションです。FormalProは、スタティック・フォーマル検証手法を用いて設計とゴールデンリファレンスの機能的な等価性を証明します。

従来のゲートレベル・シミュレーションに比べ、この手法では工期を飛躍的に短縮できます。例えばゲートレベル・シミュレーションでは数日〜数週間を要する場合でも、FormalProなら数時間、あるいは数分で検証が完了します。10万ゲートを超えるASICの設計フローでは、FormalProは不可欠な検証ツールと言えます。

使用法と学習法

FormalProの用途

  • リグレッション・テスト
  • 設計のゲートレベル実装のあらゆるステージを検証
  • 合成からテープアウトまでの工程に対応

特長

  • ASIC/FPGAの検証時間を飛躍的に短縮
  • 2つの設計を比較
    • RTL対ゲート（合成およびECO向け）
    • ゲート対ゲート（レイアウト・スピン向け）
    • RTL対RTL（言語変換向け）
  • 最大規模に対応するツール
    • 数百万ゲート規模の検証に対応
  • ASICを分割なしで検証
  • 設計修正までの工程を最短に
    • エラー個所を正確に特定
    • 検証セッション内で修正箇所をテスト
  • 先進のFPGAサポート
    • Xilinx, Altera, Actel
    • FVIおよびVIFファイルを自動的セットアップ
    • 生産性を飛躍的に向上
  • デザイン・エントリおよび初期デバッグ用のGUI
  • リグレッション・テストに向けたコマンドライン・モード
  • 制約言語とTCLスクリプティング
  • インクリメンタルな検証
    • 変更部分のみを再コンパイル
    • 中間ポイントからの再スタート

関連製品

  • Questa Advanced Simulator メンター・グラフィックスが提供する先進の検証環境Questa Advanced Simulatorは、検証フローの品質、生産性、予測性を改善する唯一の統合検証プラットフォームです。
  • ModelSim ModelSimは、大規模ブロックおよびシステムのシミュレーションに求められる高い性能かつ大規模対応を兼ね備え、またASICゲートレベル・サインオフを獲得しています。Verilog、VHDL、そしてSystemCの包括的なサポートは、単言語および複数言語による設計、検証環境の基盤となっています。
  • Precision RTL Precision RTLは直観的な論理合成環境です。

データシート

ツールボックス

ローパワー・ソリューション

メンター・グラフィックスのローパワー・ソリューションは、ESLから機能検証、物理実装に至るまで、設計フローのあらゆる段階で電力の問題に効果的に対処するツールを提供しています。ローパワー・ソリューション