UVM/OVM

標準化団体のAccellera Systems Initiativeが策定したUVM(Universal Verification Methodology)は、検証コミュニティによる検証コミュニティのための検証標準メソドロジとして開発されました。UVMは、検証テクノロジにおける最新の進展を象徴しており、堅牢で再利用可能、相互運用可能な検証IPおよびテストベンチコンポーネントの作成を可能にする目的で設計されています。

 

AccelleraによるUVM標準は、普段は競合関係にある多数の企業の協力によって生まれました。なかでもメンター・グラフィックスは標準化委員会においても市場においてもUVMの普及に多大な貢献を果たしています。また顧客の要請に応えるため、メンター・グラフィックスはUVMの一層の推進に向けた2つの新しい取り組みをスタートさせました。

UVM Expressは、機能検証の生産性を向上するためのUVMの手法、コーディングスタイル、使用法などのテクニックを集めたものです。テストの抽象度を上げ、BFMファンクションとタスクコールを用いたテスト記述、機能カバレッジの追加、制約ランダムスティミュラス生成の追加などのテクニックが含まれています。

もう1つのUVM Connectは、UVMベースの新しいオープンソースライブラリです。SystemCとSystemVerilog UVMのモデルおよびコンポーネント間のTLM1/TLM2の接続性とオブジェクトの受け渡し、コマンドAPIをサポートしています。UVM Connectを用いることで、各言語の強みを最大限活用した統合型検証環境を簡単に開発できるので、検証の生産性を最大化できます。

詳細

UVM/OVM検証メソドロジのリソースサイトでOVM/UVMの詳細を確認したり『UVM/OVM Online Methodology Cookbook』の新刊やキットをダウンロードしたりすることができます。

製品

Questa Advanced Simulator

Questa Advanced Simulatorは、高性能でハイキャパシティなシミュレーションと統一された最先端のデバッグ機能を組み合わせることで、Verilog、SystemVerilog、VHDL、SystemC、PSL、UPFのもっとも完全に近いネイティブなサポートを提供します。 詳細

Mentor Verification IP

Mentor Verification IPを使用すると、テストベンチ開発全体の時間を短縮し、少ない労力でより多くの検証を完了できます。 詳細

 

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