ModelSim

ASICとFPGAの設計

メンター・グラフィックスは、Verilog、VHDL、SystemCに対応した統合デバッグ環境にシングルカーネルシミュレータ(SKS)を業界で初めて組み合わせました。業界をリードするネイティブなSKS性能と最高の統合デバッグ/解析環境を統合したModelSimは、ASICおよびFPGA設計の理想的なシミュレータです。業界の各種標準規格とプラットフォームを幅広くサポートしているため、ほとんどのプロセスやツールフローに容易に導入できます。

概要

  • リグレッションスイートにおける最も高速なスループットを実現する統合多言語シミュレーションエンジン
  • 設計用のVerilog、SystemVerilog、VHDL、SystemCをネイティブにサポートし、最先端の設計環境を効果的に検証
  • 高速デバッグで因果関係を追跡できる多言語デバッグ環境
  • 迅速にカバレッジクロージャを達成する高度なコードカバレッジ/解析ツール
  • 対話型デバッグ環境とシミュレーション後のデバッグ環境の共通化

 

  • 相違やバグを素早く解析できる強力な波形比較機能
  • プロジェクト通期にわたってカバレッジの確認とデバッグが可能な完全対話型HTMレポート機能を統合したカバレッジデータベース
  • HDL DesignerおよびHDL Authorとの連携によって、デザイン生成から、プロジェクト管理/可視化までをすべて実現

 

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VHDL/Verilog/SystemVerilog言語混在を完全サポートした業界トップのシミュレータであるModelSim PEを21日間お試しいただけます。

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特長

高度なコードカバレッジ

高度なコードカバレッジ機能と備えた使いやすいModelSimによって貴重な検証リソースをより有効に活用できます。

ModelSimの高度なコードカバレッジ機能は、非常に使いやすく、体系的な検証のための重要なメトリクスも用意されています。カバレッジ情報はすべて、UCDB(Unified Coverage DataBase)と呼ばれる非常に効率の高いデータベースに収集され、一元化されます。マージやテストランキングなどのコードカバレッジデータを解析するユーティリティも用意されています。カバレッジの結果は、シミュレーション後にインタラクティブに表示することも、複数のシミュレーションの実行結果をマージしてから表示することもできます。コードカバレッジメトリクスはインスタンス単位または設計単位でレポートできるため、カバレッジデータを柔軟に管理できます。

サポートされているカバレッジタイプ

  • ステートメントカバレッジ: 1回のシミュレーションで実行されたステートメントの数
  • ブランチカバレッジ: HDL実行の制御フローに影響する式およびcase文
  • コンディションカバレッジ: 分岐条件の結果が真となる要素と偽となる要素に分類
  • エクスプレッションカバレッジ: コンディションカバレッジと同様。分岐の決定の代わりに信号のコンカレント代入文が対象
  • フォーカスエクスプレッションカバレッジ: 式への独立した各入力を考慮してカバレッジ結果を判定する方法。エクスプレッションカバレッジのデータを提示
  • 改良型トグルカバレッジ: デフォルトモードでは、LowからHighおよびHighからLowへの遷移をカウント。拡張モードでは、起点または終点のいずれかがXとなる遷移をカウント
  • ステートマシン(FSM)カバレッジ: ステートおよびステート遷移のカバレッジ

混在HDLシミュレーション

ModelSimは優れた性能と大規模対応に加え、高度なコードカバレッジとデバッグ機能を備えるなど、大規模なブロックやシステムをシミュレーションしてASICのゲートレベルサインオフを達成するために必要な条件が揃っています。Verilog、SystemVerilog for Design、VHDL、SystemCを包括的にサポートし、単一/多言語の設計検証環境に強固な基盤を提供します。ModelSimの使いやすさと統合デバッグ/シミュレーション環境は、今日のFPGA設計者に対して、ニーズに応じて増強できる高度な機能と生産性を改善できる環境の両方を提供します。

 

効果的なデバッグ環境

ModelSimには、Verilog、VHDL、SystemCに対応した直観的な機能が幅広く用意されており、ASICとFPGAのどちらにも最適なデバッグ環境を提供します。

インテリジェントに設計されたデバッグ環境によって、設計エラーを容易に検出できます。ModelSimのデバッグ環境は、設計データを効率的な表示およびあらゆる言語の解析とデバッグに対応しています。

ModelSimのデバッグおよび解析機能は、保存したシミュレーション結果に対して実行することも、シミュレーション中にリアルタイムで実行することもできます。例えば、カバレッジビューアではソースコードを解析して、コードカバレッジの結果(FSMのステートと遷移、ステートメント、エクスプレッション、ブランチ、トグルなどのカバレッジを含む)をアノテーションすることができます。

信号の値をソースウィンドウでアノテーションして波形ビューアで表示することもできます。これにより、オブジェクトとその宣言の間、および参照したファイルの間でハイパーリンクのナビゲーションが行えるようになり、デバッグ時の移動が容易になります。

レース状態、デルタ、イベントアクティビティは、リストおよび波形ウィンドウで解析できます。ユーザ定義の列挙値を容易に定義できるため、シミュレーション結果を短時間で理解することができます。さらにデバッグの生産性を高めるために、ModelSimにはグラフ形式およびテキスト形式のデータフロー機能も用意されています。

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