メンター・グラフィックス、メモリモデルを収録した
業界初の完全なUVM SystemVerilog検証IPライブラリを提供

2016年03月01日

メンター・グラフィックス・コーポレーション(本社: 米国オレゴン州、以下メンター・グラフィックス)は、UVMに完全ネイティブなSystemVerilogメモリ検証IPライブラリの提供開始を発表しました。このライブラリは、一般的に使用されているすべてのメモリデバイス、コンフィギュレーション、インタフェースに対応します。メンター・グラフィックスのMentor® Verification IP(Mentor VIP)検証IPライブラリは、既に60を超えるペリフェラルインタフェースとバスアーキテクチャをサポートしています。この度新たに、1,600を超えるメモリモデルを追加したことにより、各種ペリフェラルインタフェース、バスプロトコル、メモリデバイスの要件を満たす、業界初の完全なUVM SystemVerilog検証IPライブラリをASICおよびFPGAのSoC設計者に供給できるようになります。単一の一貫した業界標準フォーマットに則ったフルセットのライブラリを提供することで、検証実行環境のセットアップに要する時間を短縮し、エンジニアがデザイン独自の付加価値部分に集中して取り組めるよう支援します。

新しいメモリライブラリは、HyperRAMやHyperFlashメモリデバイスの高帯域幅、少ピンのHyperBusインタフェースといった最先端プロトコルも含めた多様なメモリモデルをサポートします。また、DDR4、Low Power DDR4(LPDDR4)、Hybrid Memory Cube(HMC)、High Bandwidth Memory-2(HBM2)、JESD229-2 Wide I/O-2標準などの多岐にわたるダイナミックRAM(DRAM)モデルに加え、SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS、シリアル、Toggle、NAND型およびNOR型フラッシュを含むあらゆるフラッシュメモリモデルを収録しています。

サイプレス セミコンダクタ(以下サイプレス)、Vice President of Segment and Ecosystem Marketing、Jackson Huang氏は、下記のように述べています。「今回、メンター・グラフィックスが充実したメモリ検証IPモデルライブラリをリリースしたこと、特に新しいHyperBusインタフェースをサポートしたことを大変嬉しく思っております。機能を犠牲にすることなく応答速度を上げる、という製品性能目標の実現に向け、サイプレスはHyperBusインタフェースを開発したのです。」

検証IPは、一般に普及しているインタフェース、プロトコル、アーキテクチャ向けに再利用可能な構成要素を提供することで、テストベンチ構築に費やす時間を短縮します。メンター・グラフィックスのメモリ検証IPモデルライブラリには、メモリコンフィギュレーション用ソフトウェアが付属しており、ベンダやプロトコル、部品番号に基づいて、速度とタイミング精度に優れた検証済みのメモリモデルを即座に生成します。また、メンター・グラフィックス独自の「Reconfigurable-on-the-Fly」アーキテクチャにより、再コンパイルやシミュレーションのやり直しさえ必要とせずにセカンドソース品の評価が可能になります。

「ASICおよびFPGAのプロジェクトチームの大半が、UVM SystemVerilog検証メソドロジに移行しています。しかしこれまでは、バスプロトコル、ペリフェラルインタフェース、メモリデバイスのすべてをネイティブUVMでサポートする汎用検証IPライブラリが存在しませんでした。Electronic Design Automation Consortium(EDAC)によると、検証IP関係の年間支出は1.1億米ドルを超えています。提供を開始したばかりのメモリ検証IPライブラリの積極的な導入状況を見ると、検証IPが機能検証市場で最も急成長している分野であることが容易に理解できます。」メンター・グラフィックス、Design Verification Technology Division、Product Marketing Manager、Mark Olenは、上記のように述べています。

Mentor VIPは、サポートする全プロトコル共通のアーキテクチャを採用したUVM SystemVerilogコンポーネントを提供するため、検証チーム内で複数のプロトコルを迅速に実装できます。テストプラン、コンプライアンステスト、テストシーケンス、プロトコルカバレッジが、すべてSystemVerilogやXMLのソースコードとして提供され、再利用や拡張、デバッグが容易です。Mentor VIPはまた、プロトコルチェック、エラー挿入、デバッグといった各種機能を包括的に備えています。新しいメモリモデルは、すべての業界標準シミュレータで使用できます。

Mentor VIPは、包括的なプラットフォームに高度な検証技術を統合してASICとFPGAのSoC機能検証の生産性を高めるMentor Enterprise Verification Platform(EVP)の中核技術です。Mentor EVPは、Questa®先進検証ソリューション、Veloce®エミュレーションプラットフォーム、Visualizer™デバッグ環境を1つに統合し、世界中の各拠点からのアクセスを可能にした高性能なデータセンターリソースです。世界の各拠点に分散するプロジェクトチームをサポートするグローバルなリソース管理を実現し、ユーザの生産性だけでなく検証の総投資利益を最大限に向上させます。

メンター・グラフィックスについて
メンター・グラフィックス・コーポレーションは、世界中で成功を収めている電子機器メーカー、半導体企業、電子システム構築ベンダのニーズに応える製品をはじめとし、コンサルティングサービス、受賞歴を誇るサポートサービスを提供する、電子ハードウェアおよびソフトウェア設計開発ソリューションのグローバルリーダーです。1981年に設立されたメンター・グラフィックスは、2015年1月31日締めの年度売上高としておよそ12億米ドルを計上しており、本社はアメリカ合衆国オレゴン州ウィルソンヴィルに所在しています。メンター・グラフィックスについての詳しい情報は、www.mentorg.co.jpをご覧ください。

Mentor GraphicsはMentor Graphics Corporationの登録商標です。その他記載されている製品名および会社名は各社の商標または登録商標です。

 

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