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製品ガイド

検証の課題	Questa MVC	Certe Testbench Studio	Infact	Vista	Visual Elite	HDL Designer	ReqTracer
効果的な設計（RTL）開発					Visual Elite 効果的な設計（RTL）開発バスベースのアーキテクチャでSystemC、VHDL、Verilog混在のブロック設計が可能。詳細	HDL Designer 効果的な設計（RTL）開発 HDL Designerには高度な設計作成ツール、正しい構文を支援するテキスト・エディタ／チェッカ、関数／フォーマット／構造体のビジュアル化、プロジェクトの自動ドキュメント生成などの機能があり、VHDL、Verilog、SystemVerilogベースの設計開発にかかる時間を短縮します。詳細
効果的なテストベンチ開発	Questa MVC 効果的なテストベンチ開発ほとんどの設計で、標準インタフェースへの準拠が求められます。Questa Multi View Verification Component（MVC）ライブラリには、AMBA、OCP-IP、I2Cなど各種標準インタフェース用に事前検証済みの検証モジュールが包括的に用意されています。これらの検証コンポーネントを利用することで、テストベンチ開発の時間と労力が飛躍的に軽減します。詳細	Certe Testbench Studio 効果的なテストベンチ開発 Certe Testbench Studioは、SystemVerilog、OVM、AVMベースの複雑なテストベンチの作成時間を短縮し、テストベンチに対する理解度を飛躍的に向上させる革新的な環境を提供します。Certe Testbench Studioでは正しい構文のみが許可されるほか、コードとシミュレーション後のテストベンチ構造の両方を表示してテストベンチに対する理解を深め、ドキュメント作成を容易に行えるなど、ハードウェア/検証エンジニアの生産性が向上します。詳細	inFact 効果的なテストベンチ開発 inFactでは、設計に適用する検証スティミュラスを、ルールを用いて効率的に記述できます。ルールベースの検証により、ユーザは代数制約やダイレクテッドテストの開発をほとんど、あるいはまったく行わずに済みます。詳細
設計およびテストベンチ・コードの再利用	Questa MVC 設計およびテストベンチ・コードの再利用ほとんどの設計で、標準インタフェースへの準拠が求められます。Questa Multi View Verification Component（MVC）ライブラリには、AMBA、OCP-IP、I2Cなど各種標準インタフェース用に事前検証済みの検証モジュールが包括的に用意されています。これらの検証コンポーネントを利用することで、テストベンチ開発の時間と労力が飛躍的に軽減します。詳細	Certe Testbench Studio 設計およびテストベンチ・コードの再利用 Certe Testbench Studioでは、VIPを容易に組み合わせてコード構造と完成後のテストベンチ構造をビジュアル化でき、クラスベースおよびモジュールベースのテストベンチの理解と作成が容易になるなど、ハードウェア/検証エンジニアはより効果的なテストベンチを作成できるようになります。詳細	inFact 設計およびテストベンチ・コードの再利用 inFactのテストベンチ・コンポーネントでは既存のテストベンチ・コードを再利用でき、さらにそのテストベンチを別の設計でも再利用できます。また、テストベンチのターゲットをモジュールレベルからシステムレベルに変更して検証を行うこともできます。詳細			HDL Designer 設計およびテストベンチ・コードの再利用 HDL Designerでは、再利用可能と判定されたRTLを評価、理解するプロセスを自動化できます。HDL Designerには、コードのインテグリティ解析、接続完全性解析、HDLコード品質評価、設計ビジュアル化などのツールが用意されており、複雑なRTL設計の解析、評価、可視化を容易に行うことができます。詳細
コーディング・ルールの一貫した適用		Certe Testbench Studio コーディング・ルールの一貫した適用 Certe Testbench Studioには、テストベンチ設計ルールチェックのルールセットがあらかじめ設定されており、シミュレーション前にOVMおよび検証コーディングの違反を検出できます。これにより、テストベンチがOVMに準拠していることを確認してからシミュレーションを実行することができます。詳細			Visual Elite コーディング・ルールの一貫した適用 Visual Eliteには、VHDLおよびVerilogコードに対するデザイン・チェック・ルールが用意されています。これには、品質、スタイル、ダウンストリームに関するルールが含まれます。詳細	HDL Designer コーディング・ルールの一貫した適用 HDL Designerにはカスタマイズ可能なルールセットが用意されており、これに基づいてHDLコードの品質を客観的なスコアで採点できます。Reuse Methodology Manual（RMM）、FPGA Vendor、DO-254、Safety Critical、その他の基本的なルールセットにより、あらゆる設計に対して数千のチェックを適用できます。また、スコアによる採点法を設定しておくことで、企業の設計基準を徹底することができます。詳細
OVMベースのテストベンチ作成	Questa MVC OVMベースのテストベンチ作成 Questa MVCはOVMベースのテストベンチにシームレスに適合します。Ouesta MVCには専用のインタフェースが用意されており、極めて理想的なソリューションとなっています。さらに、Questa MVCは検証プランニングとのインタフェースも備えているため、カバレッジ・ドリブン検証フローにも簡単かつ効果的に統合できます。詳細	Certe Testbench Studio OVMベースのテストベンチ作成 Certe Testbench StudioはOVMベースのテストベンチ作成環境で、ハードウェアや検証エンジニアはOVMの利点を最大限に利用することができます。Certe Testbench Studioのテストベンチ認識機能、OVM対応の「スマート」テキスト・エディタ、OVMへの準拠を確認するルールチェックなどにより、作成時点で正しい構文のテストベンチのみが許可されるため、エンジニアはテストベンチのデバッグに時間をとられることがなく、DUTのシミュレーションと検証に専念することができます。詳細
高度な設計作成エディタ				Vista 高度な設計作成エディタ Vista Architectでは、バスベースのアーキテクチャを短時間で構築でき、ブロックベースの設計用に正確なコードを生成できます。詳細	Visual Elite 高度な設計作成エディタ Visual Eliteには、SystemC、VHDL、Verilogのブロック図エディタが搭載されており、手軽に回路を開発することができます。詳細	HDL Designer 高度な設計作成エディタ HDL Designerには、効果的にRTL回路を作成できる高度な設計エディタが豊富に用意されています。インタフェースベースの設計スプレッドシートでは、ブロック間の接続を短時間で行えます。ネットリストは自動で生成され、その内容がブロック図エディタやビューワにも反映されます。ステートマシン・エディタには、実装している制御ロジック・シーケンスが表示されます。また、EMACS/vi互換のHDL対応テキスト・エディタではVHDL、Verilog、SystemVerilogのコーディングを正しい構文で行えます。詳細
トランザクションレベルのモデリング				Vista トランザクションレベルのモデリングタイミング／消費電力の問題に対応した初のツールセットとなるVista Powerには、レガシーIPからタイミング/電力の情報を自動で取り出す機能があり、ユーザは正確な物理ベースの電力メトリクスとその動的な挙動を抽出して個別のTLM表現にマッピングできます。Vista Model Builderでは、トップダウン方式でTLM 2.0モデルを作成できます。スケーラブルなTLMモデルによって提供されるレイヤ・アプローチにより、タイミングや電力にアノテーションや改良を加えても機能はそのまま保つことができます。詳細
効果的なテスト・シナリオの作成	Questa MVC 効果的なテスト・シナリオの作成 Questa MVCにはプロトコルの詳細な知識が活かされています。このため、Questa MVCは様々な抽象度で効果的なスティミュラスを生成し、必要なコーナーケースをすべて網羅することができます。これらの特長と完全な制御性を備えたQuesta MVCは、設計者にとって標準プロトコルの極めて理想的な検証コンポーネントとなります。詳細		inFact 効果的なテスト・シナリオの作成 inFactでは、ルールベースのアプローチによってテスト・シナリオを極めて効率的に作成できます。inFactのインテリジェントなアルゴリズムによって、重複のない意味ある検証シーケンスのみが生成されるため、これまでよりもはるかに短時間でカバレッジを達成できます。詳細
IP-XACTのサポート						HDL Designer IP-XACTのサポート IP-XACTはIPモデルの記述と処理に関する標準規格です。HDL Design IP-XACTはIP-XACT準拠の設計環境で、設計の組み立てが短時間で行える、製品差別化の機能をHDL設計作成によって追加できる、HDL IPをIP-XACT IPに変換できる、自社のIPリポジトリを短期間で充実できる、設計の再利用が促進される、などの利点があります。詳細
バスベースの設計					Visual Elite バスベースの設計 Visual Eliteでは、SystemC、Verilog、VHDLに対応したバスベースのブロック図を作成できます。詳細
SoCのマクロ／マイクロ・アーキテクチャの定義と最適化				Vista SoCのマクロ／マイクロ・アーキテクチャの定義と最適化 Vista Architectでは、アーキテクチャを容易に開発できるほか、タイミングや電力への影響を明確に把握しながら複雑なシステムのインテグレーションと最適化を行えます。詳細
要求仕様のトレース							ReqTracer 要求仕様のトレース ReqTracerは、設計プロセス全体にわたって複数のソースおよびフォーマットからプロジェクトの要求仕様をリンク、管理、追跡します。これには、設計要件、受け入れテスト、機能仕様、RTL設計ファイル、テストプラン、テストベンチ、結合テスト、検証結果、バグ追跡レポートなどが含まれます。詳細

検証の課題	0-In Formal	0-In CDC	Vista	HDL Designer	FormalPro
設計ルールチェック／Lint				HDL Designer 設計ルールチェック／Lint HDL Designerにはカスタマイズ可能なルールセットが用意されており、これに基づいてHDLコードの品質を客観的なスコアで採点できます。Reuse Methodology Manual（RMM）、FPGA Vendor、DO-254、セーフティクリティカル、その他の基本的なルールセットにより、あらゆる設計に対して数千のチェックを適用できます。また、スコアによる採点法を設定しておくことで、企業の設計基準を徹底することができます。詳細
IP／設計再利用の完全性				HDL Designer IP／設計再利用の完全性 HDL Designerは自動的に設計の階層を認識し、構文エラーをハイライト表示し、コンポーネントや参照先の不足や孤立を指摘します。この情報を利用して、エンジニアはコードの完全性を短時間で確認し、インテグリティの面でどの部分に問題があるかを理解することができます。詳細
設計のビジュアル化				HDL Designer 設計のビジュアル化 HDL DesignerのRTLビジュアル化エンジンにより、エンジニアは設計の意図および設計の構造を容易に理解することができます。設計のトポロジやユーザの設定に応じて、スプレッドシートによる接続テーブル/構造ブロック図、制御ロジックのステートマシン図、順序論理のフローチャートなど、様々なビジュアル形式にレンダリングできます。このビューはドキュメント用データとして保存することも、Microsoftアプリケーションに埋め込むこともできます。詳細
設計プロパティのフォーマル検証	0-In Formal 設計プロパティのフォーマル検証 0-In Formal Verificationは、RTL設計を解析し、SVAやPSLで記述した設計プロパティ、または0-In Formal Verification付属のアサーション・ライブラリから追加した設計プロパティの真偽を自動的に証明します。0-In Formal Verificationでは、通常なら見つけにくいバグも検出できるため、設計の正確性に確信が持てます。0-In Formal Verificationはテストベンチも不要で、プロジェクトのあらゆる段階で利用できます。詳細	0-In CDC 設計プロパティのフォーマル検証 0-In CDCはRTLコードを静的に解析して、異なるクロックドメイン間に適切なシンクロナイザが配置されていることを確認します。さらに、これらクロックドメイン間の非同期データ転送のそれぞれに対して適切なCDCプロトコルを判定して、このプロトコルを自動で証明します。証明できないプロトコルについては、0-In CDCがアサーションを発行するので、これをシミュレーションで検証することができます。詳細
深部に潜むバグの検出	0-In Formal 深部に潜むバグの検出 0-In Formal Verificationは市場をリードする高度なバグ検出ツールです。業界トップクラスのキャパシティとパフォーマンスを誇り、あらゆる種類のアサーション言語とライブラリをサポートしています。先進のGUIと各種シミュレーション環境への緊密な統合により、0-In Formal Verificationは設計の深部に潜む、見つけにくいバグを強力に検出します。詳細
包括的な非同期（CDC）検証		0-In CDC 包括的な非同期（CDC）検証非同期検証をリードする0-In CDCは、非同期データ転送のあらゆるバグを検出する上で欠かすことができません。特許技術に基づくメタスタビリティ・モデリング機能を搭載した0-In CDCは、商用ソリューションとして唯一、マルチクロック設計において実際のシリコンの動作を正確に反映したシミュレーションが可能です。詳細
早期段階での電力解析／評価			Vista 早期段階での電力解析／評価 Vista Powerには、正確な物理ベースの電力メトリクスを自動で抽出できる独自機能があり、その動的な動作を個別のTLM表現にマッピングできます。Vista Model Builderでは、強力なポリシー・クラスを組み合わせることによって、タイミングと電力を考慮したスケーラブルなTLMをトップダウン方式で作成できます。これらポリシーは、レイテンシ、パイプライン化、ウェイト・ステートの宣言などを使用して目的のマイクロ・アーキテクチャのタイミングを直観的にモデリングできます。この電力モデルはTLMでアノテーションされ、機能シミュレーションおよびソフトウェア実行中にスタティック、ダイナミック、クロックツリーを含む実際の電力データを提供します。詳細
RTL／ゲート等価性チェック					FormalPro RTL／ゲート等価性チェック FormalProは、静的なフォーマル比較を利用したシミュレーション手法に比べ、ゲートレベル検証を100倍高速に実行します。この等価性により、RTL用に作成した機能カバレッジをゲート・ネットリストに渡すことができます。合成、スキャン挿入、配線に関するツールや変換は、等価性チェックによって検証されます。詳細
アサーション・カバレッジ解析	0-In Formal アサーション・カバレッジ解析 0-In Formal Verificationには、独自のアサーション密度解析機能があります。この機能は、アサーションが設計のすべての機能を網羅しているかどうかを評価するためのものです。Questa UCDB（Universal Coverage Database）へのインタフェースも備えた0-In Formal Verificationは、アサーションベース検証を極めて包括的にサポートします。詳細
消費電力を考慮した等価性チェック					FormalPro 消費電力を考慮した等価性チェック FormalProは、合成から最終レイアウトまでUPFの電力制御仕様が正しく実装、維持されているかどうかを比較検証します。詳細
実際のファームウェア／OSを利用した性能と電力の解析			Vista 実際のファームウェア／OSを利用した性能と電力の解析 Vista Designには、TLM 2およびC/C++ハードウェア・モデリングに最適化されたデバッグ・メカニズムが用意されており、ユーザはトランザクション、イベント・シーケンス、プロセス実行をトレースすることができます。ユーザはプロセッサ・モデルとオペレーティング・システムを統合し、実際のハードウェア・プラットフォーム上でソフトウェアやファームウェアを実行してデバッグが行えます。詳細
システム全体を考慮したハードウェアとソフトウェアのトレードオフ			Vista システム全体を考慮したハードウェアとソフトウェアのトレードオフ Vistaは、サブシステムのマイクロ・アーキテクチャの動作を短時間で解析できるツールです。電力とパフォーマンスの仕様に合わせて、HWまたはSW内で最適なインプリメンテーションを短時間で決定できます。詳細
設計全体でのトランザクションのスループットおよびレイテンシ指標			Vista 設計全体でのトランザクションのスループットおよびレイテンシ指標 Vista Designでは、レイテンシ、スループット、利用率、パワー・ダイナミクスを短時間で容易に解析できます。詳細

検証の課題	Questa	Modelsim	0-In CDC	Seamless	Infact	Questa Codelink	Vista	Veloce	Questa ADMS
混在言語のシミュレーション（ブロック／システム）	Questa 混在言語のシミュレーション（ブロック／システム） Questaは、言語や抽象度の混在にも対応した包括的な検証プラットフォームです。設計、検証、アサーションに関するすべての標準言語をサポートしているほか、電力を考慮した検証を行うためのUPFもサポートし、UCDB（Unified Coverage Database）を中心にした広範な設計管理機能を備えています。デジタル設計に対するOVMベースおよびアサーションベースの検証用プラットフォームとして、Questaは広く採用されています。詳細	Modelsim 混在言語のシミュレーション（ブロック／システム） Modelsimは定評ある高性能RTLシミュレータです。FPGAおよびASICのどちらにも数多くの採用実績があり、世界中の多くの設計現場を強力にサポートしています。詳細
効果的なアサーションベース検証	Questa 効果的なアサーションベース検証メンター・グラフィックスの包括的な混在HDL検証プラットフォームであるQuestaは、標準のアサーション言語とライブラリをすべてサポートしています。高速シミュレーション、アサーション専用のデバッグ、広範なアサーション・カバレッジなどの機能を備えています。0-In Formal Verificationと組み合わせると、アサーションベース検証向けの最高のソリューションとなります。Questaには、標準プロトコルに関するアサーションを豊富に用意したQVL（Questa Verification Library）も含まれています。詳細							Veloce 効果的なアサーションベース検証ハードウェア支援検証システムのVeloceファミリは、アサーションベースのデバッグ機能を完全に統合しています。アサーションはネイティブにVeloceにコンパイルされます。0-In、SVA、PSL、OVL、QVLがすべてサポートされます。詳細
HW/SW統合				Seamless HW/SW統合 Seamlessは、サイクル精度のプロセッサ・モデル上で組込みソフトウェアを実行するとともに、論理シミュレータ上でハードウェア記述を実行します。HW/SWの連携が細部までシミュレーションされます。Seamlessは、高速なプロセッサ・モデルとメモリ・アクセスにより、ハードウェア・シミュレーションをしのぐ速度を実現します。Seamlessでは、ユーザの制御によって高速なソフトウェア実行と詳細なメモリ・アクセス・サイクルのシミュレーションを動的に切り替えることができます。ARM、MIPS、IBM、Freescale、Tensilica用のプロセッサ・モデルが用意されています。詳細		Questa Codelink HW/SW統合 Codelinkは、設計のサインオフ・シミュレーションでソースレベルのコード・デバッグを行うためのものです。Codelinkはプロセッサ設計サインオフ・モデル、またはブロックまたはチップレベルのシミュレーションでインスタンス化されたRTLに接続して使用しますが、設計やモデルへの変更は必要ありません。Codelinkデバッガを接続した場合としない場合で、シミュレーション結果に差はありません。Codelink Proは、デバッグ機能はCodelinkと同じですが、設計サインオフ・モデルの1万倍高速にコードを実行できるサイクル精度のプロセッサ・モデルが含まれています。全体的なシミュレーション時間は5〜10倍に高速化します。ハードウェアとソフトウェアのデバッグは、シミュレーション後のインタラクティブなデバッグ・セッションで同期化されます。詳細		Veloce HW/SW統合ハードウェア支援検証システムのVeloceファミリは、アサーションベースのデバッグ機能を完全に統合しています。アサーションはネイティブにVeloceにコンパイルされます。0-In、SVA、PSL、OVL、QVLがすべてサポートされます。詳細
トランザクションレベルのシミュレーション	Questa トランザクションレベルのシミュレーション Questaにはトランザクションレベルのシミュレーション機能が内蔵されています。SystemCによるトランザクションレベルのモデリングをサポートするだけでなく、TLM（Transaction Level Modeling）に基づいたOVM（Open Verification Methodology）の実行プラットフォームとしても優れています。さらに、QuestaにはTLMベースの専用デバッグ機能も内蔵されています。詳細			Seamless トランザクションレベルのシミュレーション Seamlessは、サイクル精度のプロセッサ・モデル上で組込みソフトウェアを実行するとともに、論理シミュレータ上でハードウェア記述を実行します。HW/SWの連携が細部までシミュレーションされます。Seamlessでは、高速なプロセッサ・モデルとメモリ・アクセスにより、ハードウェア・シミュレーションをしのぐ速度を実現します。Seamlessでは、ユーザの制御によって高速なソフトウェア実行と詳細なメモリ・アクセス・サイクルのシミュレーションを動的に切り替えることができます。Seamlessでは、ARM、MIPS、IBM、Freescale、Tensilica用のプロセッサ・モデルが用意されています。詳細			Vista トランザクションレベルのシミュレーション Vista Architectでは、各種マイクロ・アーキテクチャのインプリメンテーションを手軽に評価できます。「PV」モデルから「T」モデルへの1対多のマッピングが可能です。モデルとシステムは、「PV」または「PV/T」モードを切り替えて動作できます。詳細	Veloce トランザクションレベルのシミュレーション VeloceはTestBench Express（TBX）ソフトウェアによってトランザクションベースの検証をサポートしており、Questaシミュレータを利用したトランザクションベースのシミュレーションからのスムーズな移行を支援します。Veloce-TBXはテストベンチおよび回路の両方を高速化し、最大1 MHzでの検証が可能です。インタフェースはSCE-MI 2.0と完全互換で、SV DPIをサポートしています。TBXはSystem C、System Verilog、C/C++で開発されています。詳細
デジタル／アナログ・インテグレーション	Questa デジタル／アナログ・インテグレーション Questaは一元的なデバッグ・パラダイムを備えており、標準の設計言語（Verilog、SystemVerilog、VHDL）、アサーション言語（SAV、PSL）、抽象度（TLM、RTL、ゲート）をすべてサポートしています。デバッグの重要性がかつてないほど高まる中、Questaはバグの検出と解決に高い生産性をもたらします。詳細								Advanced MS デジタル／アナログ・インテグレーション詳細
効果的で生産的なデバッグ	Questa 効果的で生産的なデバッグ Questaは一元的なデバッグ・パラダイムを備えており、標準の設計言語（Verilog、SystemVerilog、VHDL）、アサーション言語（SAV、PSL）、抽象度（TLM、RTL、ゲート）をすべてサポートしています。デバッグの重要性がかつてないほど高まる中、Questaはバグの検出と解決に高い生産性をもたらします。詳細	Modelsim 効果的で生産的なデバッグ ModelSimは一元的なデバッグ・パラダイムを備えており、標準の設計言語（Verilog、SystemVerilog、VHDL）をすべてサポートしています。デバッグの重要性がかつてないほど高まる中、ModelSimはバグの検出と解決に高い生産性をもたらします。詳細	0-In CDC 効果的で生産的なデバッグ 0-In CDCは、非同期クロックドメインの検証に特有の問題を完全に解決します。また、クロックドメイン間の非同期データ転送に関するバグを検出、解決するデバッグ・ツールも充実しています。ソースコードへのアノテーション、図面の自動生成、フィルタリングなどの豊富な結果解析機能を備えた0-In CDCは、CDC問題のデバッグの新基準を確立します。詳細	Seamless 効果的で生産的なデバッグ Seamlessは、サイクル精度のプロセッサ・モデル上で組込みソフトウェアを実行するとともに、論理シミュレータ上でハードウェア記述を実行します。HW/SWの連携が細部までシミュレーションされます。Seamlessは、高速なプロセッサ・モデルとメモリ・アクセスにより、ハードウェア・シミュレーションをしのぐ速度を実現します。Seamlessでは、ユーザの制御によって高速なソフトウェア実行と詳細なメモリ・アクセス・サイクルのシミュレーションを動的に切り替えることができます。ARM、MIPS、IBM、Freescale、Tensilica用のプロセッサ・モデルが用意されています。詳細	inFact 効果的で生産的なデバッグ inFactでは、検証プロセスの早期段階でより多くの設計バグを体系的に検出できます。inFactでは、ユーザが設定したカバレッジ目標の達成に貢献できるシーケンスのみがインテリジェントに生成されます。詳細	Questa Codelink 効果的で生産的なデバッグ Codelinkは、設計のサインオフ・シミュレーションでソースレベルのコード・デバッグを行うためのものです。Codelinkはプロセッサ設計サインオフ・モデル、またはブロックまたはチップレベルのシミュレーションでインスタンス化されたRTLに接続して使用しますが、設計やモデルへの変更は必要ありません。Codelinkデバッガを接続した場合としない場合で、シミュレーション結果に差はありません。Codelink Proは、デバッグ機能はCodelinkと同じですが、設計サインオフ・モデルの1万倍高速にコードを実行できるサイクル精度のプロセッサ・モデルが含まれています。全体的なシミュレーション時間は5〜10倍に高速化します。ハードウェアとソフトウェアのデバッグは、シミュレーション後のインタラクティブなデバッグ・セッションで同期化されます。詳細	Vista 効果的で生産的なデバッグ Vista Designには、独特なISS同期化、変数およびスタックのトレース機能を備えたランタイム・プロセス・アクティビティ・ブラウザ、デバッグ・シミュレーション中にC/C++オブジェクトを表示できる波形などが用意されています。詳細	Veloce 効果的で生産的なデバッグ Veloceでは、デフォルトですべての内部設計ノードの完全な可視性が得られます。観測性を変更する際、設計の再コンパイルは不要です。Questaベースのシミュレータに似たインタラクティブなデバッグ環境では、RTLソースに対するブレークポイントの設定、チェックポイントの保存と復元、パス・ブラウザ、波形比較、RTL信号によるトリガ生成、波形表示、回路図ブラウザ、RTLソースレベル・デバッグがサポートされます。Veloceではデータの連続アップロードおよび選択的アップロードが行えます。詳細	Advanced MS 効果的で生産的なデバッグ詳細
ローパワー設計の検証	Questa ローパワー設計の検証 Questaには電力を考慮した検証機能もあり、動的電圧スケーリングなど様々な省電力技術を使用したローパワー設計に対して極めて正確なシミュレーションを行えます。最新のUPF規格もサポートしています。詳細			Seamless ローパワー設計の検証 Seamlessは、サイクル精度のプロセッサ・モデル上で組込みソフトウェアを実行するとともに、論理シミュレータ上でハードウェア記述を実行します。HW/SWの連携が細部までシミュレーションされます。Seamlessは、高速なプロセッサ・モデルとメモリ・アクセスにより、ハードウェア・シミュレーションをしのぐ速度を実現します。Seamlessでは、ユーザの制御によって高速なソフトウェア実行と詳細なメモリ・アクセス・サイクルのシミュレーションを動的に切り替えることができます。ARM、MIPS、IBM、Freescale、Tensilica用のプロセッサ・モデルが用意されています。詳細		Questa Codelink ローパワー設計の検証 Codelinkは、設計のサインオフ・シミュレーションでソースレベルのコード・デバッグを行うためのものです。Codelinkはプロセッサ設計サインオフ・モデル、またはブロックまたはチップレベルのシミュレーションでインスタンス化されたRTLに接続して使用しますが、設計やモデルへの変更は必要ありません。Codelinkデバッガを接続した場合としない場合で、シミュレーション結果に差はありません。Codelink Proは、デバッグ機能はCodelinkと同じですが、設計サインオフ・モデルの1万倍高速にコードを実行できるサイクル精度のプロセッサ・モデルが含まれています。全体的なシミュレーション時間は5〜10倍に高速化します。ハードウェアとソフトウェアのデバッグは、シミュレーション後のインタラクティブなデバッグ・セッションで同期化されます。詳細	Vista ローパワー設計の検証 Vista Designでは、機能およびソフトウェアの実行により、パワー・ダイナミクスを可視化できます。システムレベルで電力とパフォーマンスの決定論的解析が行えるほか、TLMレベルで周波数と電圧のスケーリングを理解することもできます。詳細
制約付きランダム検証	Questa 制約付きランダム検証制約付きランダム検証は、近年の検証で特に重要な要素となっています。これは、正確なカバレッジ指標と組み合わせると、回路の規模や複雑さにスケーラブルに対応できる極めて効果的な検証手法となります。Questaは制約付きランダム検証手法を完全にサポートしており、SystemVerilogでトップクラスのスピードを誇る制約解決エンジンを備えています。詳細				inFact 制約付きランダム検証 inFactでは、重複のないテストベンチ・シーケンスのみが適用されるため、制約付きランダム検証を極めて高速に実行できます。重複したテストを取り除くことによって、これまでよりはるかに短い時間でカバレッジを効果的に達成できます。詳細
マルチクロック設計のシミュレーション			0-In CDC マルチクロック設計のシミュレーション 0-In CDCは、包括的な解析機能によって設計内のすべてのクロックドメイン間の非同期データ転送を特定し、その1つ1つに対して正確な動作メタスタビリティ・モデルを生成します。これらモデルをシミュレーションにリンクさせることで、想定されるすべてのシリコンの動作を実際に模倣します。検出の難しいCDCのバグを見つけるには、これ以外の方法はありません。詳細					Veloce マルチクロック設計のシミュレーション Veloceでは、最大16の非同期クロックを持つSoC設計を高速に検証でき、ドメイン間のロジックおよびデータ・パスをデバッグしてレース状態などタイミングに関する問題を見つけることができます。詳細
シミュレーション高速化								Veloce シミュレーション高速化 Veloceは4つのモードのシミュレーション高速化をサポートしています。「高速協調シミュレーション」では、Veloceシステムとソフトウェア論理シミュレータを組み合わせて使用できます。「トランザクションベース高速化」ではVeloceとシミュレータが切り離され、回路とテストベンチの両方が高速化されます。「パターンベースのリグレッション・テスト」では、ホストから高性能のベクタ・ストリーミングを提供します。「合成可能なテストベンチ・リグレッション高速化」では合成可能なテストベンチがVeloce内に組み込まれ、テストベンチとDUTの両方がインサーキット速度で高速化されます。詳細
SoCのインサーキット・エミュレーション								Veloce SoCのインサーキット・エミュレーション Veloceのインサーキット・エミュレーションでは、ターゲット環境でハードウェアを実際にテストできます。Veloceは、シリコンが完成する前に組込みソフトウェアをデバッグしたり、テストベンチ用の実際のデータを使用してハードウェアとソフトウェアをデバッグするためのプラットフォームです。Veloceには、プロセッサ、ネットワーク・スイッチ/プロセッサ、コンシューマ/マルチメディア、ストレージ、ワイヤレスSoC、および数多くの標準バス・プロトコルなど、各アプリケーションに対応した固有のエミュレーション・ソリューションが用意されています。詳細
TLMのデバッグとトレース							Vista TLM debug and tracing Vista Designでは、使い慣れたハードウェア・デバッグ・プラットフォームからC/C++のコンストラクトを効果的にトレースできます。TLMのデバッグと解析はインストルメンテーション不要でサポートされており、任意のSystemC設計フローにリンクできます。詳細

検証の課題	ReqTracer	Questa	Certe Testbench Studio	0-In Formal	0-In CDC	Visual Elite	HDL Designer	ICanalyst CB
設計／検証データの効果的な管理		Questa 設計／検証データの効果的な管理 Questaには、プロジェクトを完全に管理するためのワークスペースが用意されています。このワークスペースからすべての設計ソースと検証データにアクセスして、完全なデバッグと検証プロセスの解析が行えます。詳細		0-In Formal 設計／検証データの効果的な管理 0-In Formalでは、プロジェクトの概念を利用してあらゆる設計、アサーション・ファイル、およびそのプロジェクトに関する結果を容易に管理でき、一貫性と操作性に優れたワークフローが実現します。詳細	0-In CDC 設計／検証データの効果的な管理 0-In CDCはプロジェクトの概念に対応しており、ソース・コード・ファイルとライブラリ、コントロール・データとファイル、コンパイル・オプション、CDC解析オプションをすべてワークスペースに収集し、効率的な非同期検証プロセスをサポートします。詳細	Visual Elite 設計／検証データの効果的な管理 Visual Eliteにより、設計、開発インフラストラクチャ、および一貫したフローのためのメソドロジをより柔軟に制御できるようになります。詳細	HDL Designer 設計／検証データの効果的な管理 HDL Designerは、HDLソース・ファイル、テストベンチ、スティミュラス、設計チェック・レポート、シミュレーション結果、ドキュメント・ファイルなど、設計プロジェクトに関連付ける必要のあるすべてのデータを含め、設計プロジェクトを完全に管理します。HDL Designerは主要なバージョン管理システムのほとんどをサポートしているため、企業は既存の投資を保護できます。詳細	ICanalyst CB 設計／検証データの効果的な管理詳細
正確な検証およびテスト・プランニング		Questa 正確な検証およびテスト・プランニング Questaには検証プロセスを管理するためのツールが豊富に用意されています。例えばテストプラン追跡機能では、検証プランをUCDB（Unified Coverage Database）に読み込ませ、プロジェクトの進捗状況とプロジェクト目標を随時照合することができます。詳細	Certe Testbench Studio 正確な検証およびテスト・プランニング Certe Testbench Studioは、SystemVerilog、OVM、AVMテストベンチの開発および改善状況を管理します。設計が進行するにつれて、テストベンチも改良が続けられます。Certe Testbench Studioは作成と構成を支援するだけでなく、コード構造と完成後のテストベンチ構造を表示する機能もあり、プロジェクト全体でテストベンチの進展を管理することができます。詳細					ICanalyst CB 正確な検証およびテスト・プランニング詳細
効率的なカバレッジ・データ管理	ReqTracer 効率的なカバレッジ・データ管理 ReqTracerは、検証結果やQuestaのUCDB（Unified Coverage Database）に保存されたシミュレーション・テストの結果をもとに要求仕様のカバレッジを追跡し、テストプランに対して要求仕様がどれだけ満たされているかを即座に指摘します。詳細	Questa 効率的なカバレッジ・データ管理 Questaでは、機能カバレッジ、コード・カバレッジ、アサーションに関するデータをすべてUCDB（Unified Coverage Database）と呼ばれる高度に最適化されたデータベースに記録します（ユーザ定義のカバレッジ指標も専用APIを経由してUCDBに格納します）。すべてのデータを一元的に保存することによって、プロジェクトに関するすべてのカバレッジ・データを効果的に管理、マージ、ランク付けすることができます。詳細		0-In Formal 効率的なカバレッジ・データ管理 0-In Formalでは、設計プロパティの証明ができたらその情報をQuestaと共通のUCDB（Unified Coverage Database）にエクスポートできます。こうしてすべてのカバレッジ、証明情報が一元的に収集されるので、検証プロセスの進捗状況を容易に確認できます。詳細	0-In CDC 効率的なカバレッジ・データ管理 0-In CDCはプロトコルおよびメタスタビリティ・アサーションを自動で生成します。これらのアサーションは、自動的にQuestaと共通のUCDB（Unified Coverage Database）に登録されます。UCDBには、設計のCDCに関係するカバレッジ・データがすべて保存されます。このため、1つのデータベースですべてのカバレッジ・データを効果的に管理できます。詳細
包括的な要求仕様トラッキング	ReqTracer 包括的な要求仕様トラッキング ReqTracerは、設計プロセス全体を通じて設計の要求仕様をリンク、追跡、管理します。例えば、ECO（Engineering Change Order）の「インパクト分析」をただちに実行したり、設計の任意の段階でドキュメントやレポートを作成する機能があります。詳細
リグレッションの管理と解析		Questa リグレッションの管理と解析 Questaには、すべてのテストの効果を分析できる検証管理機能があります。各テストが全体的な検証目標の達成にどれだけ貢献しているかを分析することにより、効果の大きいテストから順に実行することも容易になります。詳細
Webベースの自動レポート作成		Questa Webベースの自動レポート作成 Questa Verification ManagerにはUCDBのすべてのデータをHTMLページにエクスポートする機能があり、外部のプロジェクト・マネージャとデータを共有することができます。詳細
設計のドキュメント作成						Visual Elite 設計のドキュメント作成 Visual Eliteでは、テキストやグラフなどのビジュアル要素をデザインの階層表示を含めてHTML形式で生成できます。また、Microsoft OLEリンクにも対応しており、ドキュメントを簡単に作成することができます。詳細	HDL Designer 設計のドキュメント作成 HDL Designerでは、プロジェクト情報をインタラクティブなHTML Webサイトに自動で発行できるため、設計のレビューやアーカイブの準備にかかる負担が軽減されます。ビジュアル化して生成した設計データは、Microsoftアプリケーションに取り込んで文書として印刷することもできます。詳細
チームベースの分散型設計		Questa チームベースの分散型設計 Questa Verification Managerには、検証データにユーザ属性を付けて保存する機能があります。例えばこのデータを利用して、各ユーザ、グループ、拠点ごとに検証プロセスを監視、解析することもできます。詳細				Visual Elite チームベースの分散型設計 Visual Eliteは、一貫性のあるインフラストラクチャ、設計チェック、プロジェクト管理機能を提供します。詳細	HDL Designer チームベースの分散型設計 HDL Designerはグローバルに分散したチームでの設計もサポートしており、設計チームのメンバー全員が連携をとりながら、作成から合成までのフローでそれぞれ担当のブロックを開発できます。詳細
設計フロー管理							HDL Designer 設計フロー管理 HDL Designerはグローバルに分散したチームでの設計もサポートしており、設計チームのメンバー全員が連携をとりながら、作成から合成までのフローでそれぞれ担当のブロックを開発できます。詳細