Certe Testbench Studio
OVMテストベンチ作成と解析
Certe Testbench Studioは、複雑なASICおよびFPGA設計においてOVMおよびSystemVerilogベースのテストベンチを短期間で作成し、細部に渡って完全に把握できる強力で親しみやすい環境を提供します。
Certe Testbench StudioにはOVM準拠の接続図、複数のクラス関係図、完全なテストベンチ・オブジェクト・ブラウザといった機能が用意されており、ハードウェア設計者および検証エンジニアは正しい構文のテストベンチを作成するためのガイダンスや、テストベンチの構造や機能に対する深い理解を得ることができ、OVMとSystemVerilogの威力を最大限に引き出すことができます。
利点と特長
- テストベンチの開発期間とデバッグ機関を短縮
- コレクト－バイ－コンストラクション（作りながら正しいものが出来上がる）手法による検証IP（VIP）開発が可能
- 標準化され一貫性のあるSystemVerilogコード作成が可能
- 短時間でのテストベンチの組上げが可能
- テストベンチの社内展開が容易
- 複雑なテストベンチを解析し、一貫性、統合性の改善が可能
- テストベンチの自動ビルド機能搭載
- ドキュメンテーション生成が可能
- 検証IP（VIP）の再利用を促進
- 短期間でのOVMおよびSystemVerilog導入を支援
- Questa、inFact、Questa MVCとともに、メンター・グラフィックスの高度な検証フローを形成
- 柔軟かつ拡張可能なテンプレート・コードの生成機能
- 「スマート」なOVMコード・エディタを装備
- コードおよびシミュレーションしたテストベンチの構造の双方をビジュアル化
- クラス構成、継承、関係の解析
- OVMおよび検証のコンプライアンス・ルールをチェック
- OVM、AVM、SystemVerilogをサポート
- カスタマイズしたMakefileを自動的に生成
- 柔軟なTCL APIを装備し、製品／フローのカスタマイズを支援