アルファベット順製品一覧リスト

  • Certe Testbench Studio

    Certe Testbench Studioは、複雑なASICおよびFPGA設計においてOVMおよびSystemVerilogベースのテストベンチを短期間で作成し、細部まで完全に把握できる強力で、親しみやすい環境を提供します。

  • FormalPro

    FormalProは、ASICおよびICのリグレッション・テストに対応したメンター・グラフィックスのハイ・キャパシティ等価性検証ソリューションです。FormalProは、フォーマル検証手法を利用して設計とゴールデン・リファレンス・モデルとの等価性を証明します。

  • HDL Designer

    HDL Designerには、IBD（interface-based design）スプレッドシート・エディタ、ブロック図、ステートマシン、真理値表、フローチャート、アルゴリズミック・ステートマシン・エディタなど、スムーズな開発を支援する高度な設計エディタが豊富に用意されています。

  • HDL Link

    HDL Linkは、Veloceシステムを（1）Questaシミュレータと併用して混在レベル・モデリングの協調シミュレーション・モードで動作させる、（2）単独で高速なFRDB（Fast Regression Database）モードで動作させ、ブロックレベルおよび完全なSoCリグレッション・テストの動作速度を数百倍向上させるためのアプリケーションです。

  • iSolve

    iSolveアプリケーション・ファミリは、事前設定済みの柔軟なソフトウェア・モデルとVeloceファミリ専用のハードウェア・サブシステムで構成されたソリューションです。これらのモデルとサブシステムは、完全な高性能SoC検証環境を短期間で構築する上で課題となるSoCモデリングと実テストの問題を解決します。

  • ModelSim

    ModelSimは大規模ブロックおよびシステムのシミュレーションに求められる高い性能かつ大規模対応を兼ね備え、またASICゲートレベル・サインオフを獲得しています。Verilog、VHDL、そしてSystemCの包括的なサポートは、単言語および複数言語による設計、検証環境の基盤となっています。

  • Questa ADMS

    Questa ADMSは、数百万ゲート規模のアナログ／ミックスシグナルSoC設計において、トップダウン式の設計とボトムアップ式の検証を実現する、特定の言語に依存しないミックスシグナル・シミュレータです。

  • Questa Codelink

    Questa Codelinkは、ARMおよびMIPS提供のRTLプロセッサ・モデル上で実行されるコードに対応したグラフィカルなソースレベル・デバッガです。

  • Questa Power Aware Simulator[英語]

    The Questa Power Aware Simulator enables design teams to verify the architecture and behavior of active power management planned for the implementation, but starting much earlier in the design process.

  • Questa Verification IP

    Using Questa Verification IP you can reduce the overall testbench development time and complete more verification with less effort.

  • Questa Verification Management

    There are three dimensions to any IC design project: the process, the tools and the data. Questa® offers a comprehensive approach to the problem with its verification management option that handles all within a scalable and modular solution.

  • Questa Advanced Simulator

    メンター・グラフィックスが提供する先進の検証環境Questaは、あらゆる検証フローの品質、生産性、予測性を改善する唯一の統合検証プラットフォームです。

  • Questa CDC Verification

    最近のチップ設計では、高性能と低消費電力の要求を満たすために高度なマルチクロック・アーキテクチャを採用するケースが増えています。0-In CDCは、異なるクロックドメイン間の相互影響を検証するためのソリューションです。

  • Questa Formal Verification

    0-In Formal Verificationソリューションは業界トップクラスのキャパシティと性能を誇り、発見が極めて困難なバグも確実に検出します。

  • Questa inFact

    inFactによるテストベンチ合成では、テストベンチ作成に必要な入力コードを大幅に削減しながら、簡単に高いカバレッジ率を達成できます。

  • ReqTracer

    FPGAおよびASIC設計フローにおける要求仕様を管理します。ReqTracerはハードウェア仕様からHDLコーディング、実装、検証、正当性検証までの要求仕様の追跡性を簡略化、自動化します。

  • TestBench XPress

    Veloceの協調モデリング・ソフトウェア・アプリケーション、TestBench XPress（TBX）により、Veloce SoC検証システムは、トランザクションレベル・モデリング（TLM）ソフトウェア・シミュレータの最大1万倍速で動作する、TLM検証エンジンになります。

  • Veloce

    組込システムおよびSoC設計の検証を行える高性能、ハイ・キャパシティのハードウェア支援ソリューション

  • Veloceベースのインサーキット・エミュレーション

    複雑さを増す現在のSoC設計に対応するため、多くの設計チームがSystemVerilogやSystemCなどの高級設計言語へと移行し、テストベンチにはトランザクション・モデリングを採用することで開発と機能検証の期間短縮を図っています。

  • Veloceベースのシミュレーション・アクセラレーション

    Veloceベースのシミュレーション・アクセラレーションでは、ブロックレベルおよび完全なSoCリグレッション・テストの速度を数百倍～数千倍に向上させ、（1）ブロックおよび完全なSoC RTL開発時、および（2）ポストシリコンで変更後リグレッション・テストによる検証時に適用可能です。

  • Vista Architect

    Vista Designソリューションの機能をすべて含んだ上位ソリューションのVista Architectは、TLM 2.0をベースにしたアーキテクチャ設計および探索のための完全なソリューションです。システム・アーキテクトやSoCの設計者は、アーキテクチャについて適切な判断を下し、複雑なシステムのプロトタイプ作成と解析を行えるようになります。

  • Visual Elite

    Visual Eliteは最先端の設計／統合プラットフォームで、設計者やシステム・アーキテクトはSystemC、TLM 2.0、HDLブロックを直観的にキャプチャして複雑なSoCやシステムに接続することができます。