ModelSim

ASICとFPGAの設計

メンター・グラフィックスは、Verilog、VHDL、SystemCに対応した統合デバッグ環境にシングル・カーネル・シミュレータ（SKS）テクノロジを、業界で初めて組み合わせました。業界をリードするネイティブなSKS性能と最高の統合デバッグ／解析環境を組み合わせたModelSimは、ASICおよびFPGA設計における理想的なシミュレータです。各種標準規格とプラットフォームを業界で最も幅広くサポートしたModelSimは、ほとんどのプロセスやツール・フローに容易に導入できます。

高性能、ハイ・キャパシティの混在HDLシミュレーション

ModelSimは優れた性能とキャパシティに加え、高度なコードカバレッジとデバッグ機能を備えるなど、大規模なブロックやシステムをシミュレーションしてASICのゲートレベル・サインオフを達成するために必要な条件が揃っています。Verilog、VHDL、SystemCを包括的にサポートし、単一／多言語の設計検証環境に強固な基盤を提供します。

ModelSimの最適化モード「vopt」では、VerilogおよびVHDLに対して極めて積極的なグローバル・コンパイル／シミュレーション最適化アルゴリズムを適用し、VerilogおよびVHDL/Verilog混在のRTLシミュレーションの性能が最大10倍向上するなど、業界トップクラスの性能とキャパシティを発揮します。この高性能モードでは、Verilogのゲートレベル性能も最大4倍、キャパシティは2倍以上に向上します。ModelSimでは、次のシミュレーション開始までの時間を大幅に短縮する機能や効果的なライブラリ管理もサポートされているほか、bboxと呼ばれる新しいブラックボックス利用モデルによって高い性能も維持されます。bboxでは、テストベンチを変更しても、変化しない要素はコンパイルと最適化を1回行うだけで、以降のテストベンチで再利用されます。bboxによって、大規模なテストケース・スイート実行時のスループットが最大3倍に向上するなど、劇的な効果が得られます。


高度なコードカバレッジ

ModelSimの高度なコードカバレッジ機能、高い操作性、ハイ･キャパシティは、この貴重な検証リソースを利用する上での障壁を軽減します。

ModelSimの高度なコードカバレッジ機能は、体系的な検証のための重要なメトリクスを提供します。カバレッジ情報はすべてUCDB（Unified Coverage DataBase）と呼ばれる極めて効率の高いデータベースに収集され、一元的に管理されます。マージやテスト・ランキングなど、コードカバレッジ・データを解析するカバレッジ・ユーティリティも用意されています。カバレッジデータはシミュレーション直後にインタラクティブに表示することも、複数のシミュレーション結果をマージしてから表示することもできます。コード・カバレッジ・メトリクスはインスタンスごと、または設計単位ごとにレポートできるなど、カバレッジデータを柔軟に管理できます。
サポートされているカバレッジの種類は以下の通りです。

  • ステートメント・カバレッジ: 1回のシミュレーションで実行されたステートメント数
  • ブランチ・カバレッジ: HDL実行の制御フローに影響する式およびcase文
  • コンディション・カバレッジ: 分岐条件の結果が真となる要素と偽となる要素に分類
  • エクスプレッション・カバレッジ: コンディション・カバレッジと同様。分岐の決定の代わりに信号のコンカレント代入文が対象
  • フォーカス・エクスプレッション・カバレッジ: エクスプレッション・カバレッジのデータを、式への独立した各入力を考慮したカバレッジ結果を判定して提示
  • 改良型トグル・カバレッジ: デフォルト・モードでは、LowからHighおよびHighからLowへの遷移をカウント。拡張モードでは、起点または終点のいずれかがXとなるような遷移をカウント
  • ステートマシン（FSM）カバレッジ: ステートおよびステート遷移のカバレッジ

効果的なデバッグ環境

ModelSimには、Verilog、VHDL、SystemCに対応した直観的な機能が幅広く用意されており、ASICとFPGAのどちらにも最適なデバッグ環境を提供します。

ModelSimは、高度に設計されたデバッグ環境によって設計エラー発見のプロセスを容易にします。ModelSimのデバッグ環境は、設計データを効率的に表示し、あらゆる言語の解析とデバッグに対応しています。

ModelSimに用意された多くのデバッグおよび解析機能は、シミュレーション後に保存した結果に対して実行することも、シミュレーション中にリアルタイムで実行することもできます。例えば、カバレッジ・ビューアではソースコードを解析して、コードカバレッジの結果（FSMのステートと遷移、ステートメント、エクスプレッション、ブランチ、トグルなどのカバレッジを含む）をアノテーションすることができます。

信号の値をソースウィンドウでアノテーションして波形ビューアで表示することもできます。これにより、オブジェクトとその宣言の間、および参照したファイルの間でハイパーリンクのナビゲーションが行えるようになり、デバッグ時の移動が容易になります。

レース状態、デルタ、イベント・アクティビティは、リストおよび波形ウィンドウで解析できます。ユーザ定義の列挙値を容易に定義できるため、シミュレーション結果を短時間で理解することができます。さらにデバッグの生産性を高めるために、ModelSimにはグラフィカル形式およびテキスト形式のデータフロー機能も用意されています。

特長

  • 高性能、ハイ・キャパシティのエンジンにより、リグレッション・スイートにおける最も高速なスループットを実現
  • Verilog、VHDL、SystemCをネイティブにサポートし、極めて高度な設計環境を効果的に検証
  • 高速なデバッグで因果関係を追跡可能な多言語デバッグ環境
  • 高度なコードカバレッジと解析ツールにより、短期間でカバレッジを達成

関連製品

  • Questa メンター・グラフィックスが提供する先進の検証環境Questaは、検証フローの品質、生産性、予測性を改善する唯一の統合検証プラットフォームです。
  • 0-In Formal Verification 0-In Formal Verificationソリューションは業界トップクラスのキャパシティとパフォーマンスを誇り、発見が極めて困難なバグも確実に検出します。
  • 0-In Clock-Domain Crossing（CDC） 最近のチップ設計では、高性能と低消費電力の要求を満たすために高度なマルチクロック・アーキテクチャを採用するケースが増えています。0-In CDCは、異なるクロックドメイン間の相互影響を検証するためのソリューションです。
  • inFact inFactによるテストベンチ合成では、テストベンチ作成に必要な入力コードを大幅に削減しながら、簡単に高いカバレッジ率を達成することができます。
  • Questa Codelink Questa Codelinkは、ARMおよびMIPS提供のRTLプロセッサ・モデル上で実行されるコードに対応したグラフィカルなソースレベル・デバッガです。

データシート

ツールボックス

航空宇宙および軍事分野向けソリューション

航空宇宙や軍事分野では、絶対的な安全性と信頼性の保証のもと、革新的な製品を低コストかつ短期間で設計できるよう、支援します。
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成功事例

Hyperstone: ModelSimとSystemVerilog DPI

Hyperstoneは、ネットリストからCモデルに抽象度を上げることにより、RTLシミュレーションを高速化しています。これを可能にしたのが、ModelSimのSystemVerilog DPIです。 詳細

 

「ModelSimを導入したことによって、CコードをRTLシミュレーションに組み込む作業が3つの簡単な手順で行えるようになりました。習得を手助けしてくれる機能も沢山あります。」

Arthur Freitas氏（Hyperstone AG、開発エンジニア）