高性能、ハイ・キャパシティの混在HDLシミュレーション

Questaは優れたパフォーマンスとキャパシティに加え、SystemVerilog、VHDL、SystemCを包括的にサポートしています。Questaは最も包括的かつ高度な検証プラットフォームで、極めて複雑なFPGAやSoC設計の検証に伴うリスクを軽減します。

Questaの最適化モード「vopt」では、SystemVerilogおよびVHDLに対して極めて積極的なグローバル・コンパイル／シミュレーション最適化アルゴリズムを適用し、SystemVerilogおよびVHDL/SystemVerilog混在のRTLシミュレーションの性能が最大10倍向上するなど、業界トップクラスの性能とキャパシティを発揮します。この高性能モードでは、Verilogのゲートレベル性能も最大4倍、キャパシティは2倍以上に向上します。Questaでは、次のシミュレーション開始までの時間を大幅に短縮する機能や効果的なライブラリ管理もサポートされているほか、bboxと呼ばれる新しいブラックボックス利用モデルによって高い性能も維持されます。bboxでは、テストベンチを変更しても、変化しない要素はコンパイルと最適化を1回行うだけで、以降のテストベンチで再利用されます。bboxによって、大規模なテストケース・スイート実行時のスループットが最大3倍に向上するなど、劇的な効果が得られます。

アサーションベース検証

Questaは標準規格に基づいた包括的なアサーションベース検証（ABV）に対応しており、SystemVerilogかPSL（Property Specification Language）、またはその混在を選択できます。ABVの採用を容易にするため、QuestaにはQuesta Verification Library（QVL）も含まれています。QVLはSystemVerilogのアサーション・チェッカとモニタで構成される包括的なライブラリで、これにより、ABVの採用が容易になります。QVLはカバレッジ測定機能を内蔵しているため、カバレッジベースなどの検証手法にも組み込むことができます。QVLのアサーションは任意のシミュレータで使用でき、フォーマル検証およびエミュレーションに最適化された唯一のアサーション・ライブラリです。

QVLモニタ

• APB
• APB3
• AXI
• AHB
• DDR2 - SDRAM
• DDR3 – SDRAM (to be released)
• DDR-SDRAM
• Ethernet
• HDMI (in progress)
• I2C
• LPC
• OCP2.2
• PCI
• PCI Express 2.0
• SAS
• SATA
• SPI4.2
• USB1.1
• USB2.0

テスト・オートメーション

Questaの検証機能を利用すると、手作業では非常に時間のかかる複雑な入力スティミュラスの組み合わせも自動で作成できます。スティミュラスのシナリオは、SystemVerilogやSystemC Verification（SCV）ライブラリのコンストラクトを使用して、制約の観点から記述することができます。この制約付きランダム検証機能によりテストベンチ・レベルでの再利用が促進され、テストベンチの記述回数を削減できると共に、生成されるテストの量、バグの検出量、検証カバレッジのレベルを向上させます。

Questaは、機能カバレッジと制約付きランダム・テストを組み合わせることにより、自動生成されたスティミュラスによってどの機能が実行されたかを特定します。機能カバレッジのメトリクスをフィードバックしながらテストを作成すれば、エンジニアは制約を調整してカバレッジの抜けに対して集中的にランダム・テストを実行することができます。このオートメーション手法では、多数のダイレクテッド・テストを手作業で作成した場合に比べ、生産性が飛躍的に向上します。機能カバレッジのメトリクスは、SystemVerilogのカバレッジモデル（covergroup、coverpoint）およびアサーション言語（SystemVerilogまたはPSLアサーションのcoverディレクティブ）によって提供されます。Questaでは、カバレッジデータ（コードカバレッジ、アサーション、フォーマルおよび機能カバレッジ）はすべて効率性に優れたUCDB（Unified Coverage DataBase）に一元的に収集され、これらデータをテストベンチ内でリアルタイムに利用したり、Questa検証マネジメントでのポストプロセスに使用します。

Quest検証マネジメント

制約付きランダム・テストのスティミュラスとメトリクス・ドリブン検証を適用すると、検証プロセスで生成されるデータ量は飛躍的に増大します。Questa検証マネジメントはカバレッジおよび検証データを解析し、検証テストスイートのステータスに関する最新情報や、検証プロセスの効率と効果を高めるための手がかりとなる情報を提供します。

Questa検証マネジメントは検証テストプランをインポートし、カバレッジ結果とテストプラン目標を関連付けます。マネージャやエンジニアはこの強力なツールを利用してプロセスを継続的に追跡し、プランに照らし合わせて効率的にリソースを配置することによって、かつてないプロセスの可視性と効率を得ることができます。Questa検証マネジメントが提供する強力な解析ユーティリティにより、検証マネージャは、プランの特定の箇所が目的にかなっているかどうかを容易に判断することができます。プラン目標に優先度や加重値を割り当てることによって、プロジェクト進行中にスケジュールの遅れが発生しそうになった場合、その相対的な影響の大きさを、難しい選択の判断材料とすることができます。

統合された多言語デバッグ

Questaデバッグ環境はすべての標準言語を完全にサポートしており、すべての言語および抽象度において一貫したGUIを利用できます。Questaでは設計および検証環境における主要なオブジェクトが自動的に認識され、これらオブジェクトを直観的な方法で表示およびデバッグできます。例えば、ステートマシン（FSM）が存在すると判断された場合は、FSMデバッグ・ウィンドウ内でFSMの現在のステートおよび時系列でのステート遷移が自然な方法でビジュアル化されます。OVMクラス・ライブラリで構成された検証環境は、検証環境のコンポーネントが動的クラス・オブジェクトであっても全体的なシミュレーション階層の一部として認識されます。階層はQuestaによって自動的に管理されます。観測されたエラーからバグの原因までの因果関係を追跡する作業にも多くの時間と労力が必要ですが、こうしたプロセスもQuestaで自動化できます。グラフィカルまたはソースベースのデータフローによって、ソースとシンク（ドライバとリーダ）の関係をたどり、バグの原因を容易に特定することが可能です。

ローパワー設計の検証

最近は、多くのアプリケーションで消費電力の管理が重視されています。しかしパワー・マネジメント技術には、設計や検証の面で特有の課題があります。Questaのパワー・アウェア･シミュレーション（PASim）とIEEE 1801のUPF（Unified Power Format）規格を組み合わせると、設計サイクルの早期にローパワー・シリコンの動作を正確にモデリングできるため、ローパワー・シリコン設計の実装に関するリスクを抑えることができます。

PASimは電力ネットワークがどのように構成され、設計ロジックにどのように接続されているかを理解します。ある電源ドメインへの電力供給がシャットダウンしたら、PASimはcorruption（パワーダウン）動作を適用し、電源ドメインが非動作のバイアスモードの場合はcorrupt-on-activity動作を適用します。電源ドメインのポートにはアイソレーション論理機能を適用し、レジスタにはUPF仕様に従ってリテンション機能を適用します。リテンション・レジスタの動作を正確にモデリングできるのは、業界でもQuestaのPASim以外にありません。リセットやクロックなど、他の動作レジスタ・コントロールに対するセーブ、リストアなどのリテンション機能の関係は、テクノロジ・ライブラリが変われば大きく変化します。例えば、同じシリコン・ファウンドリでもテクノロジ・ノードによって大きな影響を受けます。汎用のリテンション・レジスタの動作を使用していては、ローパワー設計のパワーダウン／パワーアップ・シーケンスの検証を正確に完了することはできません。PASimでは、リテンション・レジスタの機能の動作記述をサポートすることによって、シミュレーション結果と実際のハードウェアの動作が一致します。PASimを利用すれば、ターゲットとなる実装テクノロジにおいてローパワー・マネジメント技術が正しく設計、実装されているかどうかをシミュレーション結果で確認することができます。