Questa AutoCheck

 RTLコーディングで起こりやすいエラーの自動検出

Questa AutoCheckはRTLコーディングに混入しやすいエラーによるバグを自動的に検出するフォーマル検証のバグハンティングアプリケーションであり、非常に少ない労力で、広範囲のバグを排除できます。
RTLコードの完成後、すぐにフォーマル検証を開始できます。テストベンチやアサーションを用意する必要はありません。

設計者にとっての検証のジレンマ

RTLコードの品質チェックや実装機能の妥当性検証をテストベンチが完成するまで後回しにしておくわけにはいきません。
アサーションベースの検証は可能ですが、SVA(SystemVerilogアサーション)やプロパティ言語などの標準言語を使って基本的なプロパティを作成/デバッグ/メンテナンスするだけでも時間がかかります。

Questa AutoCheck  

Questa AutoCheckは、RTL記述を入力するだけで自動的にプロパティを作成し、それを使ってフォーマル解析を行い、組み合わせループ、FSMデッドロック、FIFOオーバーフローだけでなく、通常は検出しにくいコーナーケースなど代表的なバグを検出します。

ソリューション: Questa AutoCheck

Questa AutoCheckを使用すると、ステートマシンデッドロック/ライブロック、算術オーバーフロー、範囲外のメモリインデックスなど、時間と工数をかけないと対処できないバグも簡単にトリアージ(選別)できます。
デバッグ機能も豊富に備わっており、回路図、波形、FSMステートダイアグラムを用いて、バグの根本的な原因をピンポイントで特定するので、素早く簡単に使いこなせます。

特長

  • IPのRTL記述を読み込むだけ。スティミュラスやテストベンチは不要
  • デッドコード解析、FSMデッドロック、組み合わせループ、ライブネスなど、スタティック/ダイナミックな幅広いチェックに対応したプロパティを自動生成。設計に混入しやすいエラーから予測できないコーナーケースまでを網羅
  • 生成されたプロパティをQuesta Formal検証エンジンで自動実行
  • 検証対象のIP以外のエリアを安全に検証から除外するウェイバーを手動で指定可能
  • AutoCheckで生成したプロパティをQuestaによるダイナミックシミュレーションに取込み再利用
  • 強力なデバッグ環境により、 ソースコード、回路図、波形、ステートダイアグラムの関連付けが容易

利点

  • 設計サイクル早期にバグ検出 - コードの作成/変更と同時に検証を開始
  • これまで長時間を費やしていたデバッグ時間を短縮- バグの選別(トリアージ)によりシミュレーションエラーを削減
  • 設計品質を自動的に改善 - レジスタ、FSM、バス、メモリで起こりやすい機能設計上の問題を検出
  • ボタン1つの操作による使い勝手の良いフォーマル検証 -アサーション自動作成機能があり、フォーマル検証用アサーションの手書きが不要
  • Lintチェックツールでは見逃されるバグを検出 - 設計のシーケンシャルな挙動を探索してコーナーケースバグを検出
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