UVM Expressについてご紹介します。UVM ExpressはUVMの導入を容易にするパッケージで、この資料ではその検証スタイルについて学んでいただくことができます。この資料はVerification Academy - www.verificationacademy.com に動画で掲載されているUVM ExpressのトレーニングモジュールをPDF化したものです。

まず最初にUVM Expressの概要についてご説明します。この資料を通して使用するDUTについて、またその信号、信号に対してアクセスするBFMのタスク、検証していくためのプランニングについてご紹介します。次に機能カバレッジについてご説明しています。同じDUTに対してオリジナルのテストを用いて、そこに機能カバレッジを追加します。カバレッジのエージェントやモニター、カバレッジコレクタなどについて説明します。トランザクションの構成についても見ていただけます。

堅牢で再利用可能なテストベントを構築するには、テストベンチ要素が構成可能でなければなりません。要するに、テストベンチの構成とは、データベースに名前／値ペアを追加し、テストベンチ・オブジェクトがそのデータベースにアクセスできるようにすることです。名前／値ペアの格納と検索がすべてではありません。高度に構成可能で再利用可能なテストベンチを構築するにあたり、アーキテクチャ上には、データベースを設計する方法、および項目をデータベースに効率的に追加し使用する方法に関する多くの問題が存在しています。UVMは、コンフィギュレーション・インフラストラクチャとAPIを提供するリソースと呼ばれるファシリティを備えています。ここでは、リソースに共通するコンフィギュレーションの問題を取り上げます。リソースを使用して、精巧なコンフィギュレーションの使用モデルを実装する方法を紹介します。

マルチプロセッサ同期手法は、シングル・プロセッサのマルチスレッドで確立されたソフトウェアベースの同期手法を拡張したものです。こうしたマルチプロセッサ同期手法を実現するには、ハードウェア・ロジックとプロセッサ命令ロジックに対する高度な並列性に対する可視性が欠かせません。マルチプロセッサ同期のハードウェア・ロジックとプロセッサ命令ロジックを検証する際のリスクは、プロセッサドリブン検証手法とそのサポート・ツールを利用すると、最も効果的に軽減できます。検証でのスティミュラスは、システムレベル・テストベンチ上でプロセッサから発生させる必要があります。また、マルチプロセッサを使用した設計内のハードウェアやすべてのプロセッサのステートに対する並列可視性を提供できる非侵入型（デバッグ・ツールを使うことにより対象の状態を変えることのないという意味）のデバッグ・ツールが必要です。

マクロの使用は弊害をもたらすのでしょうか。答えはイエスでもありノーでもあります。マクロはあらゆるソフトウェアに不可欠な構成要素であり、Open Verification Methodology（OVM）ライブラリやUniversal VerificationMethodology（UVM）ライブラリも例外ではありません。マクロは、少量のコードの繰り返し入力の軽減、異なるベンダのシミュレータ間での実装や制限の差の吸収、重要機能の確実な実行を目的として、控え目に使用すべきです。OVM/UVM マクロのメリットは明白で直接的かもしれませんが、ベンチマークや頻発するサポートを通じて、隠れたコストが明らかになってきました。マクロの中には、複雑で大規模なコードブロックに展開して性能や生産性に悪影響を与えるものや、シンプルで柔軟なAPI の使用を不必要に分かりにくくし、その使用を制限してしまうものも存在します。