技術文献
SCE-MI 2 に基づくアクセラレーション対応のOVMメソドロジ
Open Verification Methodology（OVM）は構造化手法を用いて、相互運用可能かつ再利用可能な検証コンポーネントを記述するためのオープンソースのメソドロジです。本稿では、トランザクションベースのアクセラレーションをサポートするための、OVMに対するメソドロジ上のアップデートを提案します。このメソドロジは、強く求められている高い効率の処理実行をSCE-MI 2.0ベースのコ・エミュレーション・モデリングの技術を用いて実現し、OVMテストベンチのトランザクションベース検証を可能にするものです。
TBX - トランザクションベースのアクセラレータ
メンター・グラフィックスのトランザクションベース・アクセラレータであるVeloce® TestBench Xpress（TBX）を使用すると、ユーザは高位の抽象度における検証メソドロジを開発することが可能になります。テスト・アプリケーションを開発する言語としてC、C++、SystemC、そしてSystemVerilogが使用可能です。これらの言語は、業界で確立しつつあるOVMやTLM標準など共に使用され、非常に柔軟なトランザクションベースのテストベンチ・メソドロジとして広まっています。TBXはこれらの標準との互換性を持つことにより、ソフトウェアベースのシミュレータと共に使用されます。
標準ベースのTBX通信インタフェースおよびXRTLモデリング・サブセットは、SystemVerilog言語に対して互換性かつ再利用性があります。つまり本稿に示すガイドラインに従うことにより、まったく同じソースモデル（テストベンチ、DUT、トランザクタ）を、ネイティブなソフトウェア・シミュレータおよびVeloce TBXを用いたアクセラレーションの両方で使用することが可能になります。
マルチプロセッサ・ベース設計の効率的検証を目的としたハードウェア支援検証
システム・オン・チップ（SoC）におけるマルチプロセッサの活用は、シングルプロセッサ・ソリューションの性能と帯域幅が限界に達したことにより、ますます増大しています。このような背景から、マルチプロセッサ環境の検証における課題も顕在化し、効率的な検証ソリューションの必要性が生じています。本稿では、マルチプロセッサのSoC検証に向けた正確かつ高性能なソリューションを提供する、ハードウェア支援検証の活用について説明します。
今日の複雑なクロック・モデリングの問題に対するVeloce技術によるソリューション
現在のデザインに比べて以前のデザインは、より小規模かつシンプルで、クロック構成も単純でした。数年前の検証ははるかに容易で、クロックのモデリングがそれほど大きな問題になることはありませんでした。ところがシステム・オン･チップ（SoC）適用範囲の急激な拡大と共に、考慮すべきペリフェラルや外部インタフェースの数と種類も増大し、今日のデザインは非常に複雑なものとなり、多数の非同期クロックに対処する必要が生じています。
非同期クロックの増加原因は、SoCにおけるペリフェラル・インタフェースの種類増加にあります。一般的に、それぞれのペリフェラルでは他のクロックに対して非同期な独自のクロックが使用されています。設計者がこれらのペリフェラル用クロックを制御する手段はあまりありません。SoCは様々な用途で利用されます。複数のアプリケーションに対応する柔軟なチップは、単一用途のチップに比べ、多くのインタフェースを持っています。
非同期クロックによりペリフェラルIPの再利用や省電力ステートの実装も可能となりますが、これは設計チームや検証チームに新たな検証課題をもたらすものです。従来まで最善とされていた技術およびソフトウェア・ツールが活かせるのは、同期設計によるデザインと、多くとも2つの非同期クロックによるデザインまでです。デザインが更に複雑になり、クロック・ドメインが3種類以上になると、エミュレーションは不可欠になります。
このホワイトペーパーではユーザによる適切な検証ツール選択を可能とするために、異なる種類のエミュレータと様々なシチュエーションについて説明します。