技術文献
Veloceのエミュレーション システムレベルのパワー解析と検証
最新世代のVeloceエミュレータは、非常に効率的で精度の高いシステムレベルのパワー・アウェア検証とパワー解析のソリューションを提供するとともに、長時間テストなどエミュレーションに欠かせない機能を備えています。
本稿では、RTL（レジスタ転送レベル）技術とゲートレベル技術から移行し、パワー解析と検証の機能および対象範囲をシステムレベルに引き上げる必要性について説明します。また、システムレベルのパワー解析と検証にとってエミュレーション技術が理想的な理由、エミュレーション機能の利用方法、そして複雑なSoCの設計、検証、品質、消費電力にエミュレーションがもたらすメリットについて紹介します。
特定プロトコル用ホストおよびペリフェラル・インタフェースのための仮想デバイス
限られた機能から、複雑で多機能なネットワーク接続へと、デバイスの進化は止まるところを知りません。この動きを受けて、企業ではチップ、システム、組込みソフトウェア開発における検証をこれまでと違う総合的な視野から見直す必要に迫られています。シミュレーション実行時間の短縮や設計サイクルの早期におけるシステム全体の検証だけでなく、ブロック・レベルの検証からシステム・レベルの検証への移行についても、明確な必要性を裏付ける資料が多数、提出されています。
ハードウェア支援検証、つまりエミュレーションは、極めて高速なフルSoCテストを実行するキャパシティと性能を提供します。エミュレーションでは、テスト・ケース期間やテスト件数が増加しても実行時間を短縮できるため、より多くの設計要件をカバーし、より多くのバグを検出できます。しかし、エミュレーションはもはやキャパシティと性能という基本的なメリットをはるかに超えた領域に到達しています。かつては複数の物理的なハードウェア接続が必要だった各種の操作を、今ではエミュレータを使用して仮想的に実現できるようになりました。このため、電子設計分野の主導的な企業は、メガヘルツ・クラスの検証速度と、ブロック・レベルからシステム・レベルまでの完全な仮想化によって加速された検証フローという、両方のメリットを活用したいと考えています。
仮想化によって、社内の設計チーム全員がより簡単にエミュレーションを使用できるようになり、エミュレーション環境の柔軟性、可視性、キャパシティが向上します。仮想化ソリューションは、将来の機能検証を一変させるような幅広い機能をもたらしてくれます。例えば、トランザクションベースのコ・モデリング・チャネル・テクノロジによって実現される、仮想ホストおよびペリフェラル・モデル（「仮想デバイス」と呼ばれる）テクノロジやソフトウェア・デバッグ・テクノロジなどです。新しいテクノロジ、仮想デバイスではケーブルやハードウェア・ユニットを追加せずに従来のインサーキット・エミュレーション（In-Circuit Emulation: ICE）ソリューションと同じ機能を持つ製品が登場しはじめています。本稿は、仮想デバイスの系譜を簡単にたどって技術的な特徴とメリットを解説し、2 つの設計アプリケーションの機能性と効率性の高さについて例を交えて紹介します。
「ソフトICE」-ソフトモデル・ソリューションとしてのiSolve USB ペリフェラル
メンター・グラフィックスのiSolve USBペリフェラルは、ハードディスクドライブ、フラッシュドライブ、USBメモリなどのUSBペリフェラル・マスストレージ・デバイスと通信するUSB 2.0 ホスト・コントローラ・ポートを含むSoC（System-on-Chip）設計を、システムレベルで検証するための高速ソリューションを提供します。静的ICE（インサーキット・エミュレーション）ソリューションとして知られる現在のソリューションは、Veloceハードウェア・エミュレータに専用ハードウェア・ユニットを接続して使用し、Veloceから供給されるクロッキングにしたがって動作します。本稿では、静的ICEソリューションの代わりにソフトモデルを使用して同じ機能を提供する新たなアプローチについて取り上げます。ソフトモデルは、Veloce内の合成されたRTLコード、標準のVeloceホストワークステーションで稼働する実行可能なソフトウェアから構成されています。ここでは、このアプローチの相対的なメリット、ハードウェア／ソフトウェアの可視性の向上、全体的な使用の柔軟性について説明します。
SCE-MI 2 に基づくアクセラレーション対応のOVMメソドロジ
Open Verification Methodology（OVM）は構造化手法を用いて、相互運用可能かつ再利用可能な検証コンポーネントを記述するためのオープンソースのメソドロジです。本稿では、トランザクションベースのアクセラレーションをサポートするための、OVMに対するメソドロジ上のアップデートを提案します。このメソドロジは、強く求められている高い効率の処理実行をSCE-MI 2.0ベースのコ・エミュレーション・モデリングの技術を用いて実現し、OVMテストベンチのトランザクションベース検証を可能にするものです。
TBX - トランザクションベースのアクセラレータ
メンター・グラフィックスのトランザクションベース・アクセラレータであるVeloce® TestBench Xpress（TBX）を使用すると、ユーザは高位の抽象度における検証メソドロジを開発することが可能になります。テスト・アプリケーションを開発する言語としてC、C++、SystemC、そしてSystemVerilogが使用可能です。これらの言語は、業界で確立しつつあるOVMやTLM標準など共に使用され、非常に柔軟なトランザクションベースのテストベンチ・メソドロジとして広まっています。TBXはこれらの標準との互換性を持つことにより、ソフトウェアベースのシミュレータと共に使用されます。
標準ベースのTBX通信インタフェースおよびXRTLモデリング・サブセットは、SystemVerilog言語に対して互換性かつ再利用性があります。つまり本稿に示すガイドラインに従うことにより、まったく同じソースモデル（テストベンチ、DUT、トランザクタ）を、ネイティブなソフトウェア・シミュレータおよびVeloce TBXを用いたアクセラレーションの両方で使用することが可能になります。
マルチプロセッサ・ベース設計の効率的検証を目的としたハードウェア支援検証
システム・オン・チップ（SoC）におけるマルチプロセッサの活用は、シングルプロセッサ・ソリューションの性能と帯域幅が限界に達したことにより、ますます増大しています。このような背景から、マルチプロセッサ環境の検証における課題も顕在化し、効率的な検証ソリューションの必要性が生じています。本稿では、マルチプロセッサのSoC検証に向けた正確かつ高性能なソリューションを提供する、ハードウェア支援検証の活用について説明します。
今日の複雑なクロック・モデリングの問題に対するVeloce技術によるソリューション
現在のデザインに比べて以前のデザインは、より小規模かつシンプルで、クロック構成も単純でした。数年前の検証ははるかに容易で、クロックのモデリングがそれほど大きな問題になることはありませんでした。ところがシステム・オン･チップ（SoC）適用範囲の急激な拡大と共に、考慮すべきペリフェラルや外部インタフェースの数と種類も増大し、今日のデザインは非常に複雑なものとなり、多数の非同期クロックに対処する必要が生じています。
非同期クロックの増加原因は、SoCにおけるペリフェラル・インタフェースの種類増加にあります。一般的に、それぞれのペリフェラルでは他のクロックに対して非同期な独自のクロックが使用されています。設計者がこれらのペリフェラル用クロックを制御する手段はあまりありません。SoCは様々な用途で利用されます。複数のアプリケーションに対応する柔軟なチップは、単一用途のチップに比べ、多くのインタフェースを持っています。
非同期クロックによりペリフェラルIPの再利用や省電力ステートの実装も可能となりますが、これは設計チームや検証チームに新たな検証課題をもたらすものです。従来まで最善とされていた技術およびソフトウェア・ツールが活かせるのは、同期設計によるデザインと、多くとも2つの非同期クロックによるデザインまでです。デザインが更に複雑になり、クロック・ドメインが3種類以上になると、エミュレーションは不可欠になります。
このホワイトペーパーではユーザによる適切な検証ツール選択を可能とするために、異なる種類のエミュレータと様々なシチュエーションについて説明します。