Visualizer Debug Environment

デジタル設計の高性能デバッグ環境

直感的で使いやすいVisualizer Debug Environmentは今日の複雑なSoCやFPGAのデジタル設計のデバッグを自動化します。

高性能でハイキャパシティのVisualizer Debug Environmentはバグの早期発見に最適です。Questaのシミュレーション環境ともVeloceのエミュレーション環境とも緊密に統合可能なVisualizer Debug EnvironmentはVerilog、SystemVerilog、VHDL、SystemCの各言語をサポートしており、解析用の波形、ソースコード、接続情報を同期させて表示できます。直感的な使いやすさに加えて、SystemVerilog/UVM、トランザクションレベル、RTL、ゲートレベル、ローパワーの設計に対するデバッグ生産性を向上させる複数の強力なデバッグ機能も備わっています。

特長と利点

  • インタラクティブモードと ポストシミュレーションモードの両方をサポートする高性能大容量のデバッグ環境
  • Questaのシミュレーション環境とVeloceのエミュレーション環境との統合が可能

詳細

Visualizer Debug Environmentには次の特長があります。

  • TimeConeビューとコーズ追跡機能により、自動的にイベントのソースの原因箇所まで立ち戻って問題解決に必要な情報を的確に示すことが可能
  • システム内のどこで問題が起きても、その箇所をハイライト表示することで、問題箇所を集中してデバッグできる、先進のバイオメトリクス検索機能
  • SystemVerilogクラスのデバッグ、UVMを意識したデバッグ、アサーションを使ったデバッグ、同期トランザクションレベルのデバッグのすべてに対応
  • テストベンチのデバッグに対応した波形ビューアと専用のトランザクションビューア
  • トランザクションレベル、テストベンチ、RTL、ゲートレベル、ローパワーの設計/検証に対応したデバッグ生産性の向上
  • 高性能大容量でインタラクティブモードと ポストシミュレーションモードの両方をサポート
 

高速波形ビュー

 

TimeCone追跡ビュー

 

UVMに対応したデバッグビュー

製品情報リクエスト