現在のlow k1リソグラフィ化によって、ナノメータ設計におけるRET（Resolution Enhancement Technology）の複雑化が進んでいます。この結果、マスク・ルール制約、フラグメント分割、タイルおよび階層境界、モデルおよび測長値のエラーその他により引き起こされるシリコンの欠陥率上昇を招いています。これらのエラーを低減するには、マスク製造前に欠陥を検出するポストOPCの検証ステップが必要となります。