2008年10月14日

メンター・グラフィックス・コーポレーション（本社米国オレゴン州、以下メンター･グラフィックス）は、先端SoC向け自動配置配線ツール Olympus-SoC™の新バージョンで、新らたに開発したタスク指向の並列処理技術を機能拡張したことを発表しました。この機能拡張により、タイミン グ解析並びに最適化タスクを並列に走らせ、タイミング解析にかかる時間を1/7に短縮、8個のCPUコアを使いレイアウト設計収束までの期間を最大1/4 に短縮できたことを発表しました。

NECエレクトロニクス株式会社（本社神奈川県川崎市、以下NECエレクトロニクス）第二SoC事業本部　 デジタルコンシューマLSI事業部の事業部長である平沢　 政夫氏は、次のように述べています。「NECエレクトロニクスでは、極めて高集積なEMMAデザインの設計にOlympus-SoCの新しいタイミング解 析と最適化技術を利用しました。このチップは、3000万ゲート以上の規模で、4種類のモードと4つのプロセス・コーナーを持ち、200MHzメインク ロックと150以上のサブクロックを備えています。実績のあるEMMAプラットフォームは、MPEG信号圧縮技術を利用するセットトップ・ボックスやデジ タルテレビ、DVDレコーダーなどのさまざまな高性能なデジタルAV家電に対応するように設計されています。NECエレクトロニクスにとって、非常にタイ トなスケジュール内で設計を完了させることは大変重要な課題です。以前より設計の効率化に大きく寄与しているOlympus-SoCの性能がより向上した ことで、NECエレクトロニクスのレイアウト設計収束期間が1/4に削減でき、また、チップ全体の性能と設計生産性が格段に向上したことを非常に喜んでい ます」。

富士通マイクロエレクトロニクス株式会社（本社東京都新宿区、以下、富士通マイクロエレクトロニクス）テク ノロジ開発統括部の統括部長である市野　 尚冶氏は次のように述べています。「最先端をいく65nm、45nm、40nmのSoC設計において、物理設計を短期間で終えることは競争上極めて重要な 課題です。富士通マイクロエレクトロニクスは、開発期間短縮という課題に対し、常に何がベストな技術かを模索してきました。自動配置配線ツール Olympus-SoCは、すでに富士通マイクロエレクトロニクスのリファレンス・デザインフロー（RDF）キットの一部になっており、これを使って、さ まざまな先端設計を行い、複雑なマルチコーナー・マルチモード（MCMM）の設計問題を即座に解決してきました。完全に並列処理が可能になった新しい Olympus-SoCタイミング解析エンジンは、最先端のマルチコア・プロセッサをフル活用することによって、設計完了時間をこれまで以上に短縮してく れるでしょう。」

マルチコア・プロセッサにより設計完了時間を短縮
最近のLSIでは、厳しい開発期間内に物理設計を完了させるために、CPU処理能力の指数関数的な増強が求められています。設計の規模はムーアの法則と共 に増加する一方で、さまざまな設計条件やプロセス・コーナーを与えて設計を終了させるのに必要な製造バラつきやシグナルインテグリティの問題はますます複 雑になります。処理速度を上げる最良の方法は、タイミング解析と最適化関連のタスクという非常に計算負荷の大きい工程を、マルチコア・プロセッサの計算能 力をフル活用して処理することです。しかし、既存の自動配置配線ツールのアーキテクチャでは、タイミング計算エンジンがマルチ・プロセッサをフル活用でき ず、そのためマルチコア・プラットフォームのスケーラビリティを有効利用できませんでした。

Olympus- SoC自動配置配線ツールは、タスク指向の並列処理と呼ばれる技術を駆使して、この問題を解決しました。メンター・グラフィックスのタスク指向の並列処理 技術は、分散処理の粒度が細かく、また、分散された処理がロックしないようなテクニックを用いています。この並列処理の機構により、自動配置配線のカーネ ル内で最も計算能力を必要とするタイミング解析と最適化処理を マーケットで初めて並列処理可能にしました。コンパクトなデータ構造内に数多くの仮想タイミング・グラフを格納できるOlympus-SoCのデータベー ス機能は、原理的に 複雑なマルチコーナー・マルチモード（MCMM）の解析を効率化します。従来の分散処理アーキテクチャではしばしば見受けられるタスク処理のロックやタス ク間の同期を取るためのオーバーヘッドなどを避けるために、Olympus-SoCは洗練されたデータフロー解析を行い、寄生素子の抽出や遅延計算、 MCMMシグナルインテグリティ（SI）解析、タイミング解析、消費電力解析といった各種のタスクを多くのCPUへ分散させ、最先端のマルチコア・プロ セッサの機能をフル活用しています。それに加えてOlympus-SoCは、各LSI設計工程ごとにベストな品質の結果（QoR）と最短の TAT（Turn-Around-Time）を提供すべく、細かい粒度と粗い粒度の並列化機能を使い分け、また 最適なパーティショニング方法を自動で決定します。その結果、Olympus-SoCはCPUの増加に伴うパフォーマンスの改善をリニアにスケールアップ でき、顧客の大規模なLSI設計をスケジュールどおりに完成させることができました。

メンター・グラフィックスのDesign- to-Silicon Division、Vice President and General Manager、Joseph Sawickiは次のように述べています。「ベストの設計品質と最短の設計期間を両立させるために、Olympus-SoCへ切り替える最先端の顧客が増 えています。マルチ・スレッドやマルチ・タスクの機能を拡張している自動配置配線ツールは他にも在りますが、設計クローズまでの全設計期間内で支配的とな るMCMM解析や最適化の処理時間を短縮するために並列処理方式のタイミング解析エンジンをツールのコアに装備しているツールはOlympus-SoC以 外にありません。顧客におけるハイエンドSoC製品設計の成功実績が、何よりもメンター・グラフィックスのソリューションが他社と異なるということを示し ており、また、弊社のソリューションをハイエンド製品設計の標準ツールとして採用する理由なのです。」

メンター･グラフィックスについて
メンター・グラフィックスは、EDA（Electronic Design Automation）のテクノロジ・リーダーとして、高性能な電子機器を短期間でよりコスト効率よく開発するためのハードウェアおよびソフトウェアのソ リューションを提供しています。ますます複雑化する基板およびチップ設計の世界でエンジニアが直面する様々な設計上の課題を克服するための革新的な製品お よびソリューションを提供します。メンター・グラフィックスは業界で最も幅広いクラス最高の製品ポートフォリオを有し、EDAベンダとして唯一組込みソフ トウェア・ソリューションを持っている企業です。メンター・グラフィックスについての詳しい情報はhttp://www.mentorg.co.jpをご覧ください。

Mentor GraphicsはMentor Graphics Corporationの登録商標です。その他記載されている製品名および会社名は各社の商標または登録商標です。

IC製造について

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メンター・グラフィックス・ジャパン株式会社
コーポレート・マーケティング部
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