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インターコネクトのホットスポットを見つける体系的な手法

Posted in: コンピュテーショナル・リソグラフィ

本稿では、フォーカス、ドーズ、オーバーレイのばらつきを考慮に入れて、リソグラフィプロセスに対するインターコネクトの堅牢性を体系的に分類する手法を提案します。また、インターコネクト設計に問題があったため不良となった実際のウエハを使って、インターコネクトの堅牢性を分類する方法を検証します。

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ルールベースのOPC補助パターン高速生成: ランダムロジックレイアウトのコンタクトレイヤでプロセスウィンドウを改善するには

Posted in: コンピュテーショナル・リソグラフィ

ArF液浸リソグラフィを使用した半導体製造において、ランダムロジックレイアウトのコンタクトレイヤにSRAF(Sub-Resolution Assist Feature: 微細補助パターン)を最適に挿入するために、フルチップのシミュレーションを2段階で実施する方法を紹介します。焦点深度(DOF)によって変化する矩形ターゲットパターンのプロセスウィンドウは(Calibre nmOPCとCalibre nmSRAFシミュレーション用プラットフォームの)較正モデルで使われている光学効果とレジスト効果に基づいて最適化できます。テストパターンで補助パターンの寸法および補助パターンとメインパターン間の距離を変えながら、一連の包括的なルールを導き、ランダムロジックレイアウトに挿入する大まかな補助パターン(シード)を作ります。メインパターンに光近接効果補正(OPC)を適用すると同時に、補助パターンのシードに修正を加え、補助パターン自身が転写されない範囲で最大のプロセスウィンドウを確保できるようにします。本稿ではテストパターンの選定、補助パターンのシードを作成するための一連の「ゴールデン」ルールの生成、その適用とランダムロジックレイアウトに対する補助パターンのカバレッジについて紹介し、性能面を考察します。

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SEMベースのデータ抽出によるモデルキャリブレーション

Posted in: コンピュテーショナル・リソグラフィ

本稿では、計測ツールを用いてウエハ上に転写されたテストパターンの形状から得られた輪郭線とSEM画像の両方のデータに基づいてEPE情報を導き出し、それを55nmのPOLYプロセスのキャリブレーションに直接適用する方法を紹介します。このEPEを使った新しい方法により、実際の設計で用いられる複雑な2次元形状をうまく表現できるようになりました。テストパターンはデータのばらつき特性に応じて個別に重み付けできます。その後、対称なパターンだけを使った従来のキャリブレーションとモデル精度を比較します。また、従来方式に比べてエラーに強く、ウエハのデータからより正確に測定できる新しいフローの性能も明らかにします。

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マスク・フレンドリなOPCによるマスク製造コストの削減とマスク描画時間の短縮

Posted in: コンピュテーショナル・リソグラフィ

本研究ではマスクデータの露光回数削減について述べます。露光回数の削減はモデルベースOPC(MBOPC; Model-Based Optical Proximity Correction)の実施時に生成されるジョグの数を削減することで達成されます。非常に小さなジョグを位置合わせしてOPC-ジョグ(OPC-jog)の数を削減すると、Edge Placement Error(EPE)と露光回数にどのような影響があるかを考察します。OPC-ジョグの位置合わせ作業をOPC実施後ではなく実施中に行うことで、OPC処理を繰り返しながら位置合わせ後の平均EPEを補正できるようにしています。この方法により、標準的なOPCとほとんど同等のEPE分布を維持したまま、マスク製造工程における合計露光回数を18%少なくできることから、フラクチャリングによるデータサイズの削減、マスク描画時間の短縮、マスクコストの低減を期待できる、よりフラクチャリングしやすいOPCフローの実現が有望視されています。

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リソグラフィを考慮した回路のタイミング/パワー解析方法

Posted in: コンピュテーショナル・リソグラフィ

デバイス抽出とその精度はIC設計フローにおいて大きな関心を集めつつあります。ノードの微細化とともに回路の複雑化が進んだことにより、設計エンジニアはデバイス抽出に対する精度要求の高まりに直面しています。65nm以降のテクノロジ・ノードの場合、設計レイアウトに描かれたポリゴンからデバイス形状を抽出したのでは、これらのデバイスの実際の電気的動作を十分に説明できるとは言えません。より精度の高い結果を得るためにはリソグラフィ・シミュレーションから得られたコンター形状を考慮する必要があります。

プロセス・ウィンドウのばらつきはデバイスのウエハ・コンター形状に大きな影響を与えます。デバイス・パラメータ抽出方法を正確なものにするには、リソグラフィのどの条件をシミュレーション対象とするかを知る必要があります。次のような多くの質問が考えられます。最良のリソグラフィ条件でのコンター形状だけを考えておけばよいのか?プロセスばらつきも考慮する必要があるのか?それらを抽出アルゴリズムにどのように反映したらよいのか?

本稿ではリソグラフィ・シミュレーションを使ってレイアウトからデバイスを抽出する方法をまずご紹介します。その後、リソグラフィ・シミュレーションから生成したコンターを使った回路のタイミング/パワー解析の全体フローの説明をします。タイミング解析結果について通常のLVS(Layout Versus Schematic)を使った方法とリソグラフィを考慮した方法を比較して、リソグラフィ・シミュレーションでコンター形状を考慮することの重要性を明らかにします。

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OPCテストマスク:システマティックな抽出法による検証パターンの最適化

Posted in: コンピュテーショナル・リソグラフィ

露光波長よりも微細なパターンを作り出すために欠かせない半導体製造技術として、OPC(光近接効果補正)に大きな注目が集まっています。光源からの光が露光波長以下のマスクを通過すると回折現象を起こし、ウエハ上に転写されるパターンの形状は設計意図と食い違ってきます。OPCは光の回折現象を考慮し、設計で意図したレイアウト・パターンにあらかじめ補正を加えることによって、最終的なウエハ上のパターンと設計意図の一致を実現する手法です。このために使われるのが、光学条件、レジスト、エッチング工程を表すOPCモデルと、パターンの補正プロセスを制御するOPCレシピです。OPCモデルのキャリブレーションは、製造プロセスのセットアップ開始時に現像、露光、実測されるテストマスク構造に基づいて実行します。

どの構造を選択してテストマスクに含めるかは、モデル・カバレッジ(元のテストマスクに存在しないレイアウト・パターンを予測する能力)に大きな影響を与えます。テストマスクは通常、モデル・キャリブレーションで使用するパターンと、キャリブレーションされたモデルの検証に使用するパターンで構成されています。先端テクノロジ・ノードではフィーチャーのサイズが微細化するとともに、誤差バジェットも縮小しています。このような状況のなかで、できる限り正確性を確保しながら最大のモデル・カバレッジを達成するためには、テストマスクが実際の設計で考えられるすべての構造を含んでいる必要があるのです。しかし、大量のパターンによるウエハ測長時間の増大、処理にかかる余分なコスト、開発サイクルの遅延といった問題が生じないよう注意しなければなりません。

本稿では、テストマスクに含めるパターンの数を最適化し、テストパターンをキャリブレーション・パターンと検証パターンに分割するシステマティックな手法を紹介します。システマティックな手法の導入によって、元のテストパターン・セットを使用した場合と同じ精度を保ちながら、モデル・キャリブレーションの時間、テストマスクに必要なパターンの数、そして開発プロセスの総TAT(Turn-Around-Time)を大幅に削減することができます。

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