Time-it遅延カリキュレータ

Time-itは、バックエンド設計フローでメンター・グラフィックスのアナログ／ミックスシグナル・ツールスイートと組み合わせて使用できるスタンドアロンの遅延計算ツールです。Time-itはCalibre xRCなどのツールで抽出した寄生情報から遅延情報を計算し、タイミング・シミュレーションやスタティック・タイミング解析（STA）へのバック・アノテーション用のSDFファイルを出力します。

コマンドラインで動作するTime-itは、メンター・グラフィックスのModelSimやQuesta ADMSでシミュレーションした設計のセルと配線遅延を計算し、合成、シミュレーション、STAに正確な遅延情報をインポートすることができます。Time-itはセルベースの設計メソドロジ全般と高い親和性があります。

  • セルベースのあらゆる設計メソドロジとの高い親和性
  • RC配線効果とセルの駆動力の間の相互依存関係を正確にモデリング
  • 高い精度を実現しながら計算時間を短縮
  • 抜群の速度、精度、容量

製品

  • Calibre xRC 包括的かつ正確なポスト・レイアウト解析およびシミュレーション用に正確な寄生データを提供する強力な寄生抽出ツールです。
  • ModelSim ModelSimは、優れた性能とキャパシティに加え、高度なコードカバレッジとデバッグ機能を備えるなど、大規模なブロックやシステムをシミュレーションしてASICのゲートレベル・サインオフを達成するために必要な条件が揃っています。Verilog、VHDL、SystemCを包括的にサポートしており、単一／多言語の設計検証環境に強固な基盤を提供します。
  • Questa ADMS 特定の言語に依存しないミックスシグナル・シミュレータです。数百万ゲート規模のアナログ／ミックスシグナルSoC設計のトップダウン設計とボトムアップ検証が可能です。

データシート