Calibre YieldAnalyzer

サブ100nmノードでのIC量産が多くなるにつれて製造コストは飛躍的に上昇し、歩留まりはランダム欠陥やシステマティック欠陥、プロセスばらつきの影響を受けやすくなっています。Calibre YieldAnalyzerは、ランダムなプロセスばらつき(クリティカル・エリア)解析に加え、システマティックばらつき(クリティカル・フィーチャー)解析も実行します。これは、レイアウトの測定結果を自動的に歩留まりの関係式に入力し、物理的設計の中でも特に製造プロセス・ウィンドウのばらつきの影響を受けやすい箇所(ホットスポット)を特定するというモデルベースのアプローチで行われます。このツールは、クリティカル・エリアの抽出と歩留まり予測にとどまらず、より効率的な設計改善を行うためのリファレンスツールとして使用できます。

Calibre YieldAnalyzerは、すべてのベース層と配線層に対してクリティカル・エリア解析(CAA)を実行し、レイアウトの中でパターン間隔が狭くランダムなパーティクル欠陥によるショートやオープンが起こりやすい箇所を特定します。評価対象の設計レイヤ・マッピングと、プロセスや不良の種類(オープン/ショート)ごとにファウンドリが作成した欠陥密度分布の予測を使用してCAAデックが設定されます。Calibre YieldAnalyzerは、このCAAデックを使用して、さまざまな欠陥サイズについて、各レイアウト・レイヤ内でショートまたはオープンの不良が起こりそうな箇所の面積を計算します。このようにして、欠陥サイズ別のクリティカル・エリアの分布が、レイヤごと、不良の種類ごとに生成されます。最後に、これらのクリティカル・エリア分布に、対応するレイヤおよび欠陥の種類の欠陥密度分布を掛け合わせて不良確率を求めます。この確率値を用いて、ランダム欠陥のホットスポットを特定します。

クリティカル・フィーチャー解析

クリティカル・フィーチャー解析(CFA)は、システマティックな問題に対する影響の受けやすさ定量化し、推奨ルールへの遵守度として表現します。CFAを実行するには、まず推奨ルールのリストと、ファウンドリの推奨ルール優先度に基づいた各ルールの重み付け関数の推測値でルールデックを設定します。Calibre YieldAnalyzerはこのデックを使用して、各推奨ルールの違反に対する加重スコアを生成します。

配置配線ツールへのフォワード・アノテーション

CAAとCFAのデータはOlympus-SoCなどの配置配線ツールにフォワード・アノテーションできるため、正しいタイミングを維持したままクリティカル・エリアを自動的に削減できます。CAAとCFAの結果を使用して、Calibre YieldEnhancerは配線層やベース層に対してダブルビア、ビアエンクロージャの拡張、全般的なエッジ移動など、歩留まり向上につながるさまざまな改善項目を自動的に指定します。

特長と利点

  • 「DRCクリーン」および「LFDクリーン」なサインオフを実現
  • 使用する製造プロセスのばらつきに影響されにくい設計が作成できるため、歩留まりを向上
  • 量産環境で実績のあるRETレシピとプロセス・モデルを使用してリソグラフィ効果をシミュレーション
  • 製造プロセスおよび特定のプロセス条件下で欠陥発生の可能性がある箇所をLFDキットで予測、捕捉して、設計者に問題点を知らせることによってレイアウト修正が可能
  • プロセスばらつきに対するロバスト性が最も高いレイアウト構成を判断するのに役立つデータをDVI(Design Variability Index)として提供
  • DRCと同様のユーザ・フレンドリな形式で提供されるLFDデータのレポートを、設計環境内で分類、選別して、改善方法に関するコメントを記入可能
  • 対話型および反復型プロセスの設計フローへの統合が容易
  • Calibreプラットフォーム、一般的なレイアウト環境、業界標準フォーマットと完全に統合

関連製品

  • Calibre RVE すべてのCalibreツールおよび一般的な設計レイアウト・ツールと組み合わせて使用可能なグラフィカルRVE(Results Viewing Environment)。ユーザの使い慣れた設計環境で設計エラーを即座に視覚化し、デバッグ時間を短縮します。
  • Calibre DESIGNrev 大規模なGDSIIファイルやOASISファイルの読み込み、表示、保存が高速に行えるレイアウト・エディタ。フルチップの設計完了およびテープアウトまでの期間短縮に貢献します。