Calibre YieldEnhancer
Calibre YieldEnhancerは、歩留まり向上につながるレイアウト改善を自動アプローチで実行します。基本方針として、ホワイトスペースを利用することで面積の問題に対処します。この手法により、面積を増やさずに歩留まりを向上させることができます。また、性能を損なわないように、Calibre YieldEnhancerではネットを考慮した機能と設計データベースへのバック・アノテーションの両方がサポートされています。Calibre YieldEnhancerはCalibre YieldAnalyzerと連携してレイアウト修正の影響度を測り、歩留まりへの影響を特定します。
これらホットスポットを現実的な方法で効率よく改善するため、Calibre YieldEnhancerにはカバレッジを最大化し、ランタイムを最小化するよう最適化されたビルトイン関数など、自動化されたレイアウト改善機能が用意されています。Calibre YieldEnhancerは、複数の構成をサポートした多層処理を実行できるため、カバレッジを最大化しながらジョグを最小限に抑えられます。サポートされる構成には、1)単一ビアの追加、2)1つのビアを対称に配置した2つのビアで置き換え、3)エンクロージャおよびエクステンション・ルールなど、多層チェックに基づいたエッジ修正、4)単一層のグロー処理などがあります。レイアウトの修正は、なるべく多くのホワイトスペースを利用しながら、DRCクリーンなまま行われます。また、性能を損なわないように、Calibre YieldEnhancerではネットを考慮した機能と設計データベースへのバック・アノテーションの両方がサポートされています。
修正内容はすべて、GDSII、OASIS、LEF/DEF、OpenAccess、Milkyway設計データベースに完全にバック・アノテーションされます。
特長と利点
- 設計の歩留まり向上につながるレイアウト修正を自動的に実行するシステムにより、収益性を向上
- すべての一般的なレイアウト環境から改善の実行と可視化が可能
- OpenAccessやMilkywayなど主要な設計データベースとの統合により、設計フローを改善
- 歩留まりの早期改善をもたらすレイアウト修正プラットフォーム
- ダブルビア、ビア・エクステンション、エンクロージャ、最小限のサイズのポリゴン拡張など、歩留まり向上につがなるレイアウト修正を自動的に実行
- ユーザ固有のレイアウト修正内容をバック・アノテーションして新しいテクノロジでの使用が可能
- Calibreプラットフォームの機能をDRCからさらに拡張し、DFMの問題に対処
- Calibreツールスイートとの完全な統合
ソリューション
製造ばらつきソリューション
製造性を考慮した設計により競争力の向上を実現できます。現在のチップ製造では、最先端の製造プロセスを使用して、高い機能性、複数の動作モード、低消費電力、極めて高い信頼性といった条件を満たしていく必要があります。しかし最先端のICはごくわずかな製造ばらつきでも影響を受けやすくなっており、これが性能と歩留まりを低下させる要因となっています。 製造ばらつきソリューション
関連製品
- Calibre RVE すべてのCalibreツールおよび一般的な設計レイアウト・ツールと組み合わせて使用可能なグラフィカルRVE(Results Viewing Environment)。ユーザの使い慣れた設計環境で設計エラーを即座に視覚化し、デバッグ時間を短縮します。
- Calibre DESIGNrev 大規模なGDSIIファイルやOASISファイルの読み込み、表示、保存が高速に行えるレイアウト・エディタ。フルチップの設計完了およびテープアウトまでの期間短縮に貢献します。
データシート
- Calibre YieldEnhancer (PDF, 368KB)
ツールボックス
- オンデマンドWebセミナー : Approaching Yield in the Nanometer Age
- 技術文献 : DFM: What is it and what will it do?
- 技術文献 : Via Doubling to Improve Yield
- ソフトウェア評価 : Calibre YieldEnhancerソフトウェア評価
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