完全に統合されたIC設計環境

設計サイクルを加速させ、Time-to-Marketを短縮するために、メンター・グラフィックスとファウンドリ・パートナーは、メンター・グラフィックスのフロントエンドおよびバックエンドのIC設計ツールで使用できるICデザインキットを開発しました。ファウンドリ固有のデータファイルとモデルがすべて含まれたこのデザインキットはすでに主要なファウンドリから提供開始しており、これらのキットにより、設計ワークフロー全体をファウンドリ別に支援します。
デザインキットには、回路図入力、シミュレーション、レイアウト設計、検証に対応した、カスタマイズと拡張が容易な構成要素が含まれており、各ファウンドリのプロセス・テクノロジに適した統合的なIC設計環境を構築できます。

 
Pyxis Custom Eldo Classic Kronos ADiT Questa ADMS

カスタムICフロー

回路設計、寄生抽出、シミュレーションの機能を統合したメンター・グラフィックスのツールをこのカスタムIC設計フローと組み合わせることにより、システム仕様定義からレイアウト後の検証まですべての設計工程にシームレスなアプローチで対応できます。

 

PDKポートフォリオ

Foundry 0.6+ 0.5 0.35 0.25 0.18 0.13 90nm 65nm 45/40nm 28nm
Atmel     AT56000High-V              
Austria Microsystems
  • 0.8MMRF*
  • 0.8MM*
  
  • C35 MM CMOS*
  • S35 Sge*
  • H35 High-V*
  • C35 B4S3
  • C35 B3S3
  • H35 B3S1
              
Dongbu    
  • BA350*
  • BD350BA
  
  • BD18BB
  • BD180_LV
  • AN180
          
Global Foundries     035MMRF S/G*  
  • 0.18MMRF*
  • .18ULL HV*
  • .18ULL HV
  • .13LP*
  • .13RFLP
  • .13RFLP*
 90G*
  • 65LP*
  • 65G*
    
IBM  
  • 5HP*
  • 5DM*
    
  • 7HP*
  • 7WL*
  • 7RF
  • 7RF (ML/AM)*
  • 8RF
  • 8RF*
   10SF    
L Foundry         LF150          
MagnaChip     HL35S  
  • HL18GF
  • HL18E40
  • 18E50GF
          
On Semi   C5 BiCMOS*
  • C035M
  • C3D3
  • I3T50/80*
  • D3N
              
Polar Semi   PBC4*                
Peregrine   0.25/0.50 RF*   0.25/0.50 RF*            
Silterra        
  • 0.18MMRF*
  • CL180MR
          
SMIC        
  • 0.18MMRF*
  • .18EEPROM*
  • 0.13MMRF*
  • 0.13MMRF
   65LL    
TowerJazz    
  • SBC35 SiGe*
  • BC35 BiCMOS*
  • TS35PM
  • SBC35
  • TS35PM iPDK
 BCD25*
  • SBC18 SiGe*
  • CA18HR CMOS*
  • TS18SL/PM*
  • TS018 iPDK
  • TS18RF
  • SBC18 hx
  • CA18HD
  • TS18sl iPDK
  • TS18PM iPDK
 TS13SL*        
TSMC    
  • 035MM*
  • 0.35 Logic*
  • 025MM3.3V*
  • 025MM5.0v *
  • CL018G Logic*
  • CR018G RF*
  • SG018 SiGe*
  • CM018G*
  • CR180GPII
  • CR180GMMRF
  • CE018
  • CR180GPII
  • CR180GPII iPDK
  • CL013G*
  • CM013RG*
  • CL013LP*
  • CL013LV*
  • CR013G iPDK
  • CMN90MG*
  • CMN90MP*
  • CLN9G*
  • CRN90LP
  • CL65G*
  • CL65GP*
  • CRN65GP*
  • CRN65LP*
  • CRN65LP iPDK
  • CRN65GP iPDK
  • CRN55LP iPDK
  • CLN45GS*
  • CLN40LP*
  • CRN40LP*
  • CRN40LP iPDK
  • CLN28HPL iPDK
  • CRN28HPL iPDK
  • CRN28HP iPDK
  • CLN28LP iPDK
  • CLN28HPM iPDK
  • CLN28HP iPDK
  • CRN28HPM iPDK
VIS   0.5um HV*                
UMC    
  • 0.35 CDMOS
  • 0.3 BCD
  • 0.3 HV
 0.25MMRF*
  • 0.18MMRF*
  • 180LGII Logic*
  • 0.18 CDMOS
  • 0.18 CDMOS*
  • 0.18LL MM*
  • 0.18 CIS
  • 0.18 EFLASH
  • 0.18 MMRF
  • 0.13MMRF
  • 0.13MMRF*
  • 0.11 MMRF AEs
  • 90nm MMRF*
  • 90nm MMRF
 65nmSP    
X-Fab
  • XC06*
  • XC06
  • XB06*
  • XT06*
  • XHB06*
  • XHB06
  • XDM10*
  • XDH10*
  
  • XH035*
  • XH035
  • XA035*
  • XA035
  • XO035*
  • XU035 (A)
  
  • XH018*
  • XH018
  • XT018* (A)
  • XT018 (A)
  • XC018*
          

（2013年3月11日 現在）
* v2008.x向けのデザインキットです。 v9/v10で使用する場合はこちらまでお問い合わせください。

PDKの構成要素

  • Eldoシミュレーション、Pyxisによるスケマティック・ドリブン・レイアウト（SDL）、Calibre LVS用に事前定義されたプロパティをもった回路設計用の構成済みシンボル
  • ICレイアウト用に事前構成されたプロセス定義ファイル
  • ファウンドリ・サポートのCalibre DRC/LVSルールファイル
  • ファウンドリ・サポートのEldo向けモデル
  • 構成済みのネットリスト・コンフィギュレーション・ファイル
  • Pyxis LayoutのCorrect-by-Construction（構築しながら修正する）レイアウトを回路図シンボルから直接生成するためのプログラマブルなデバイス・ジェネレータ
  • さまざまなコンポーネントを備えたライブラリ・パレットをカスタマイズ可能なユーザウェア

PDKの利点

  • 製造の成功を保証
  • 回路図設計環境とレイアウト設計環境を迅速にセットアップ
  • Correct-by-Construction手法のデバイス・ジェネレータにより、DRC/LVSエラーに起因するコストのかかる修正を削減
  • 不正確なシミュレーション・モデルによるミスを回避
  • 追加費用なしで使用可能

PDKドキュメンテーション

  • リリース・ノート: PDK固有の要件と改訂履歴、デザインキットを構成する特定のEldoモデルとDRC/LVSファイルの記述
  • インストール・ガイド: PDKの内容とインストール手順の簡単な説明
  • ライブラリ仕様: PDKの構成要素のメニュー名、関連モデル名、プロパティのリスト
  • ユーザ・ガイド: ユーザ・マニュアルとチュートリアル

ファウンドリのリソース

ルール・ファイル