完全に統合されたIC設計環境

設計サイクルを加速させ、Time-to-Marketを短縮するために、メンター・グラフィックスとファウンドリ・パートナーは、メンター・グラフィックスのフロントエンドおよびバックエンドのIC設計ツールで使用できるICデザインキットを開発しました。ファウンドリ固有のデータファイルとモデルがすべて含まれたこのデザインキットはすでに主要なファウンドリから提供開始しており、これらのキットにより、設計ワークフロー全体をファウンドリ別に支援します。
デザインキットには、回路図入力、シミュレーション、レイアウト設計、検証に対応した、カスタマイズと拡張が容易な構成要素が含まれており、各ファウンドリのプロセス・テクノロジに適した統合的なIC設計環境を構築できます。

Design Kits Calibre nmDRC LVS Calibre xRC Pyxis Schematic Pyxis Custom Router Pyxis Assemble Questa ADMS,Eldo Classic,Eldo Premier,EDLO RF,ADiT™ Pyxis Schematic

カスタムICフロー

回路設計、寄生抽出、シミュレーションの機能を統合したメンター・グラフィックスのツールをこのカスタムIC設計フローと組み合わせることにより、システム仕様定義からレイアウト後の検証まですべての設計工程にシームレスなアプローチで対応できます。

PDKポートフォリオ

PDK Portfolio. Click to see full size image.

PDKの構成要素

  • Eldoシミュレーション、Pyxisによるスケマティック・ドリブン・レイアウト（SDL）、Calibre LVS用に事前定義されたプロパティをもった回路設計用の構成済みシンボル
  • ICレイアウト用に事前構成されたプロセス定義ファイル
  • ファウンドリ・サポートのCalibre DRC/LVSルールファイル
  • ファウンドリ・サポートのEldo向けモデル
  • 構成済みのネットリスト・コンフィギュレーション・ファイル
  • Pyxis LayoutのCorrect-by-Construction（構築しながら修正する）レイアウトを回路図シンボルから直接生成するためのプログラマブルなデバイス・ジェネレータ
  • さまざまなコンポーネントを備えたライブラリ・パレットをカスタマイズ可能なユーザウェア

PDKの利点

  • 製造の成功を保証
  • 回路図設計環境とレイアウト設計環境を迅速にセットアップ
  • Correct-by-Construction手法のデバイス・ジェネレータにより、DRC/LVSエラーに起因するコストのかかる修正を削減
  • 不正確なシミュレーション・モデルによるミスを回避
  • 追加費用なしで使用可能

PDKドキュメンテーション

  • リリース・ノート: PDK固有の要件と改訂履歴、デザインキットを構成する特定のEldoモデルとDRC/LVSファイルの記述
  • インストール・ガイド: PDKの内容とインストール手順の簡単な説明
  • ライブラリ仕様: PDKの構成要素のメニュー名、関連モデル名、プロパティのリスト
  • ユーザ・ガイド: ユーザ・マニュアルとチュートリアル

Foundry Resources

Rule Files