IC設計
メンター・グラフィックスは、業界でも最高レベルの充実度を誇るIC設計／検証／DFM／テスト・テクノロジを提供しています。
これらのテクノロジは、カスタム・アナログ／デジタル設計、デジタル配置配線、ミックスシグナルおよびSoC（System-on-Chip）設計においてIC開発チームが直面している最も差し迫った課題を解決します。ファウンドリ、IC設計メーカー、システム会社、研究開発ラボ、および業界の標準化団体との緊密な連携により、メンター・グラフィックスのツールは確実に最新の要件を満たし、真に競争力のある価値をもたらします。
PyxisカスタムIC設計プラットフォーム
制約ベースのカスタム配線およびコンカレント設計を含め、生産性を劇的に改善する独自の機能を提供します。詳細
IC設計ツール
デジタルIC設計
メンター・グラフィックスのICインプリメンテーション・システムであるOlympus-SoCは、先端のプロセス・ノードで迅速かつ高品質のデザイン・クロージャを可能にする革新的なテクノロジです。
アナログ／ミックスシグナル検証
メンター・グラフィックスは、複雑なアナログ／ミックスシグナルSoC（System-on-a-Chip）設計向けに、業界をリードする高性能シミュレーション／検証ソリューションを提供しています。
Calibre DFM
Calibreは、メンター・グラフィックスの強力かつ実証済みのHyperscalingアーキテクチャ上に構築されており、業界でも幅広く支持され、最高レベルの精度とパフォーマンスを示すDFMソリューションです。
Calibre IC検証およびサインオフ
メンター・グラフィックスのIC検証とサインオフには、歩留まりを改善する従来のルールベースの物理検証、寄生パラメータ抽出が含まれます。
カスタムIC設計
メンター・グラフィックスは、設計の回路図入力から、フロアプランニング、カスタム配線、ポリゴン編集、物理レイアウト、SDL（Schematic-Driven Layout）、チップ・アセンブリに至る統合ソリューションを提供します。
シリコン・テストおよび歩留まり解析
Tessent製品スイートは、今日のSoCの製造テスト、デバッグ、および歩留り早期安定化における課題を解決する包括的なシリコン・テスト／歩留まり解析ソリューションです。シリコン・テストおよび歩留まり解析の詳細
技術文献:
Calibre PERC導入による信頼性検証改革のベストプラクティス
プロセス・ノード微細化の急速な進行を受けて、信頼性検証に大きな関心が集まっています。電子機器や半導体のサイズ縮小とともにデバイス酸化膜が薄くなり、かつ複数の電源電圧を有するデバイスが急増しており、設計と検証は最小プロセス・ノードに限らず全般的に複雑化する一方です。ここ5年前後は機能の多様化と電力効率の向上のために、すべてのプロセス・ノードで設計が複雑化してきています。とくに著しい傾向は、自動車、医療、通信分野のアプリケーションにおいて、高い信頼性の要求されるデジタル・コンテンツが劇増したことです。技術文献を表示
複雑なCMOS回路のトランジェント・ノイズ解析: AMSシミュレーションによる高速／高精度実現テクニック
製造プロセスの微細化が進んだことで、システムLSI設計に実装できるアナログ回路規模が大幅に拡大したことから、アナログ設計者は益々厳しくなる難問に直面しています。特に、回路シミュレーションの能力不足、シミュレーション時間の増大と精度のトレードオフが深刻な問題となっています。技術文献を表示
ファウンドリ・パートナー
ファウンドリ・パートナー
メンター・グラフィックスは、Chartered、Donbgu HiTek、IBM、TSMCをはじめとする世界有数のファウンドリと共同でCalibre DRC、LVS、PEXルール・ファイルの開発と適正な保守に取り組んでいます。