2006年05月22日

メンター・グラフィックス・コーポレーション（本社米国オレゴン州、日本法人メンター・グラフィックス・ジャパン株式会社：本社東京都品川区、コー ポレート・ヴァイス・プレジデント：パトリック・ウィリアムス、以下メンター）は本日、Calibre Design-to-Siliconプラットフォーム最高の統合ツールセットがTSMCの65ナノメータ（nm）テクノロジをサポートすると発表しまし た。Calibreが提供する幅広いツール群は、既存のツールおよびプラットフォームを拡張することでナノメータ・テクノロジで許容できる歩留まりの達成 を可能にしたという点で新たな基準を確立するものです。

Calibre Design-to-Siliconプラットフォームが提供する統合DFMソリューションには、リソフレンドリ設計のための機能（Calibre LFD）や、クリティカル・エリアならびに推奨ルールの解析（Calibre YieldAnalyzer）、自動レイアウト改良（Calibre YieldEnhancer）、DFMを考慮したシリコン・モデリング（Calibre xRC）等が含まれています。

特に、Calibre LFDツールは、初期の設計段階でリソグラフィ・プロセスの変動をどのように考慮するかという緊急課題に対応した製品です。Calibre LFDによって、設計者はよりロバストでリソグラフィック・プロセス・ウィンドウの影響を受けにくい設計を実現するためのトレードオフ意思決定を行うことができます。

これは90nmテクノロジ・ノードにおいて重要な要素であり、わずかなプロセス変動がシリコン製造結果に大きな影響を与える65nmノードでは必須条件と なります。LFDキットは、デザイン・ルール・チェック（DRC）キットと同様の形で設計者に提供されます。このキットを使って設計者はシミュレーション を行い、特定のリソグラフィック・プロセス・ウィンドウにおいてレイアウトがどのように描画されるかを検証することができます。これによりレイアウト設計 段階で「ホットスポット」を見つけ出すことが可能です。ここでの目標は、設計に対して「DRCクリーン」なサインオフと同様に「LFDクリーン」なサイン オフを達成することです。
「Calibre LFDはモデルベースによる検証への統合されたアプローチを提供しています。このことは、複数のプロセス・ウィンドウ条件にわたり最適化されたレイアウ ト・トポロジーを作成する上で重要な意味があります。」TSMCのSr. Director Design Services Division、Ed Wan氏はこのように語っています。

Calibre YieldAnalyzerは、ユーザーの設計環境上でクリティカル・エリアと推奨ルールの双方が解析できる統一された強力な環境を提供します。これらの 機能は、ランダム欠陥およびシステマチック欠陥という歩留まり損失の主要な原因に対処するためのものです。設計者は、この歩留まりモデルによる解析結果を グラフィカルな表示とデータ・ドリブンの各種テーブルを使用して視覚的に確認し、歩留まりの改善をどのように、どの部分に対して行ったらよいかを簡単に理 解することができます。これはCalibre DFMルールデックという形で使用でき、設計者は「ゴールデン」DRCルールデックから「ゴールデン」DFMルールデックへと自然に移行することができま す。

Calibre YieldEnhancerは、業界標準の各種設計データベースへのバックアノテーション機能をもった自動レイアウト改良により歩留まりを改善します。具 体的には、レイアウト図形への形状変更、すなわちダブルビアの形成やポリゴンの拡張や伸長、拡大などのレイアウト改良を行います。これは、面積を増やすこ となく歩留まりの向上を目指した処理です。Calibre YieldEnhancerは、CalibreのコアDRC機能を使って利用可能な空きスペースを見つけ、活用することによってこの目標を達成します。こ れにより「DRCクリーン」且つ高い歩留まりの設計が得られます。

「TSMCの65nm設計向けEcoSystemはナノメータ・テクノロジでの歩留まり損失に対する解析と防止に必要なサポートを提供するための明確なア プローチです。」メンター・グラフィックスのDesign-to-Silicon Division、Vice President and General ManagerのJoe Sawickiはこのように語っています。「TSMCとの協力を通じてメンター・グラフィックスのDFMテクノロジが短期間に認証されたことを嬉しく思い ます。」

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●	IC&アナログ設計検証 について
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