2007年06月27日

メンター・グラフィックス・コーポレーション（本社米国オレゴン州、以下メンター・グラフィックス）は、IBM、Chartered、 Samsungの3社で構成されるCommon Platform Technology Allianceが、パーティクル汚染やシステマチックなプロセス変動による歩留まり損失の影響を設計者が受けにくい物理設計検証製品として、メンター・ グラフィックスのCalibre DFMツール群を認定したことを発表しました。メンター・グラフィックスとCommon Platform加盟ファウンドリのコラボレーションにより、65nm及び45nmプロセスに向けたランダム及びシステマチックな歩留まり阻害要因の双方 に対応する統合DFMソリューションが提供されます。

「Common Platform Allianceとメンター・グラフィックスは、Calibre CAAならびにCFAプロダクション・デックを共同で開発し、これらのフローを65nm及び45nmプロセス・テクノロジに適合させました。」 CharteredのSenior Director of Platform Alliances、Walter Ng氏はこのように述べています。「私達はCAAならびにCFAに対する統合ソリューションを提供する最初のファウンドリであり、設計者が物理設計改善の 判断を行う上で両方の問題を考慮できることの価値は大きいと考えています。」

この新しいDFMフローでは、メンター・グラフィックスのCalibre YieldAnalyzerを使って設計に含まれる全てのベース・レイヤ及びインターコネクト・レイヤに対してCAA（Critical Area Analysis）を実行します。CAAはICレイアウト内で、ショート或いはオープンを引き起こす可能性のある、ランダム・パーティクル欠陥に対する脆 弱性箇所を特定します。Calibre YieldAnalyzerは従来の推奨ルール解析への柔軟な拡張であるCFA（Critical Feature Analysis）も実行します。Calibre YieldAnalyzerは、モデルベースのアプローチによってレイアウトの測定値を歩留まり関連の計算式に自動的に挿入することで、製造プロセス・ ウィンドウの変動に対する感受性が高い箇所を物理設計内で特定し、その後結果データを設計者の理解し易い表やグラフで出力します。例えばCFA解析では、 リソグラフィ、CMP、レジストの安定性、エッチプロセスの特性を含むプロセスの変動を増大させるシステマチックな問題を引き起こす可能性のある「ホット スポット」を特定することができます。Calibre YieldAnalyzerはこれらのホットスポットを迅速に特定、優先順位を設定し、どのようなレイアウトの変更を行えば最も歩留まりを改善できるかを 判断するための詳しい情報を設計者に提供します。

上述したような影響を個別に考慮する解析アプローチでは、誤った判断に繋がりかねない結果が出力される場合があります。そのような結果に基づいて製造性の 改善を目的としてレイアウト変更を実行した後に、より広範な歩留まり阻害要因を総合すると結果的に歩留まりを低下させてしまう恐れも考えられます。ランダ ム（CAA）ならびにシステマチック（CFA）プロセス解析を統合することで、Calibre nm Platformが製造可能性に対するこれらの総合的な影響を明らかにすることから、設計者は、より多岐に渡る歩留まり阻害要因に照らし合わせて製造性改 善を検討し、判断することが可能になります。

Calibre YieldAnalyzerのモデルベースCAA/CFA手法は、昨年Common Platformユーザー向けにリリースされたCalibre LFD（Litho-Friendly Design）ソリューションを補完します。Calibre LFDは、特定のリソグラフィック・プロセス・ウィンドウにおいてレイアウトがどのように描画されるかをシミュレーションによって確認する機能を提供しま す。Calibre LFDにより設計者は、「DRCクリーン」と同様に「LFDクリーン」なサインオフを行い、先端プロセス・ノードに対して高い歩留まりを確保することがで きます。

「メンター・グラフィックスはCalibre nm Platformの拡張を続けることにより、物理検証、DFM及びポスト・テープアウトの物理設計改善に関するあらゆるニーズに対応していきます。」メン ター・グラフィックスのDesign-to-Silicon Division、Vice President and General ManagerのJoe Sawickiはこのように述べています。「メンター・グラフィックスは各プラットフォーム及びツールが相互に、そして全ての主要な設計環境と緊密に統合 されることを保証し、既存のEDA環境を保護すると同時に最適なDFMフローを構築できる柔軟性をユーザーに提供することに多大な投資を行っています。」

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●	IC&アナログ設計検証について
		http://www.mentorg.co.jp/solution/ic-nanometer/index.html

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メンター・グラフィックス・ジャパン株式会社　
コーポレート・マーケティング部
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