2008年06月18日

メンター・グラフィックス・コーポレーション（本社: 米国オレゴン州、以下メンター・グラフィックス）は、プロセス・ノードの微細化に伴いユーザが直面する課題に取り組むためのICインプリメンテーション戦 略を発表しました。この戦略の最初のステップは、いくつかの製品をDesign-to-Silicon部門に統合したことです。これらは、 Calibre®物理検証およびDesign-for-Manufacturing（DFM）プラットフォーム、Olympus-SoC™配置配線システ ム（昨年のSierra Design Automation買収に伴う製品）、Design-for-TestならびにYield Learningソリューションです。また、先日買収したPonte Solutionsの資産とNXP Semiconductors GermanyのDFT技術を取得したことにより、同部門のリソースがさらに強化されました。この新しい体制により、メンター・グラフィックスはシリコン の初回成功を実現するという共通のビジョンに基づいて、業界をリードする3つのプラットフォームを統合していきます。

「メン ター･グラフィックスは将来の課題にいかに対応していくかというお客様と共通のビジョンに従い、強力な技術ロードマップに基づくプラットフォームの進化と プラットフォーム間の統合を通じて様々な新機能を提供していく予定です。あらゆる場面でメンター・グラフィックスの製品がお客様のニーズに確実に対応した ものとなるよう、お客様の設計チームやファブと日々協力しています。」メンター・グラフィックスのDesign to Silicon Division、Vice President and General ManagerのJoseph Sawickiはこのように語っています。

「STMicroelectronics は長年にわたり、メンター・グラフィックスと協力して各テクノロジ・ノードのICインプリメンテーション課題に対応してきました。また、Sierra Design Automationとはメンター・グラフィックスに買収される前からの関係があり、32/22nmで予想される様々な課題に対応するため Olympus-SoCとCalibreテクノロジの統合をして欲しいと促してきました。複雑なマルチモード設計、低消費電力設計、高い製造歩留まりを実 現するための設計、市場をリードするパフォーマンスの実現など、ICインプリメンテーションにおける重要な課題の解決にメンター・グラフィックスのソ リューションが役立つものと私達は確信しています。」STMicroelectronicsのTechnology R&D Group Vice President and Central CAD and Design Solutions General Manager、Philippe Magarshack氏はこのように語っています。

Design Automation Conferenceで発表された新しいプラットフォーム機能には次が含まれます：

• Calibre nmDRCプラットフォームの方程式ベースのDRC機能。これにより、今日他の製品ではほぼ不可能に近い高度な多次元（2D/3D）物理検証（PV）チェックを簡単に実施
• メモリ消費量を大幅に削減すると同時に処理時間を短縮する、Calibre nmDRCプラットフォームの新しい分散コンピューティング機能
• 複数のDRCを並列に実行できる、インクリメンタル検証機能
• CMPモデルとレイアウト密度解析の両方を使って、メタル・フィルのパフォーマンスを最適化するCMPAnalyzerプラナリティ・ソリューション
• インタラクティブ・デバッグ機能を備えた新しいCalibre nmLVSツール（2008年下期正式リリース予定）。設計修正案を自動的に提案する、高速化されたLVSチェック、ショート識別機能の強化、作業環境の全体的改良によるデバッグ時間の削減などを含む

ま た、メンター・グラフィックスは3つの主要なICインプリメンテーション・プラットフォームの統合計画の概要を発表しました。配線時にリソグラフィ・ホッ トスポットを回避するOlympus-SoC/Calibre LFD（Litho-Friendly Design）ソリューションの拡張により、フロアプランおよび配線プロセスの早い段階でCalibreモデルとさらなる統合が行われる予定です。コンカ レントなマルチコーナー、マルチモード最適化とシリコンで実証済みのCalibre DFMモデルによりOlympus-SoC製品は1回のパスでDFM最適化された設計を作成することができます。これにより、テープアウトまでにかかる時 間が大幅に短縮されると同時に、設計者は製造可能性、タイミング、消費電力、シグナル・インテグリティその他のチップ性能への影響を直ちに確認することが 可能となります。

DFTと物理解析の統合は現在、TestKompress ATPGソリューションを使った、特定のDFMホットスポットをターゲットとしたテスト生成を可能にしています。同様に、物理解析と YieldAssist™の統合により、欠陥が疑われる箇所を直接確認することで、故障解析のTAT短縮が可能になります。今後さらなる統合を通じ、量産 テスト・データを各種の新しいソフトウェア・テクニックを使って解析し、隠れた体系的な歩留まり阻害要素を迅速に特定することにより、ユーザが製造欠陥の 原因を素早く確認できるようにする計画です。また、設計者は歩留まり学習の結果を利用し、推奨デザイン・ルールの優先度変更および調整を製品のライフサイ クル全体を通して行えるようになります。

メンター･グラフィックスについて
メンター・グラフィックスは、EDA（Electronic Design Automation）のテクノロジ・リーダーとして、高性能な電子機器を短期間でよりコスト効率よく開発するためのハードウェアおよびソフトウェアのソ リューションを提供しています。ますます複雑化する基板およびチップ設計の世界でエンジニアが直面する様々な設計上の課題を克服するための革新的な製品お よびソリューションを提供します。メンター・グラフィックスは業界で最も幅広いクラス最高の製品ポートフォリオを有し、EDAベンダとして唯一組込みソフ トウェア・ソリューションを持っている企業です。メンター・グラフィックスについての詳しい情報はhttp://www.mentorg.co.jpをご覧ください。

Mentor GraphicsはMentor Graphics Corporationの登録商標です。その他記載されている製品名および会社名は各社の商標または登録商標です。

ICナノメータ設計について

• http://www.mentorg.co.jp/solution/ic-nanometer/

本件に関するお問合わせ

メンター・グラフィックス・ジャパン株式会社
コーポレート・マーケティング部
E-mail: mktg_mgj@mentor.com