2008年06月19日

メンター・グラフィックス・コーポレーション（本社: 米国オレゴン州、以下メンター・グラフィックス）は、メンター・グラフィックスの配置配線、物理検証、DFMおよびDFTツール群がTaiwan Semiconductor Manufacturing Company, Ltd.（本社台湾　新竹、以下TSMC）のReference Flow 9.0からアクセス可能となったことを発表しました。

「メンター・グラフィックスはますます複雑化する先端IC設計製造課題に対応し続けています。」TSMCのSenior Director of Design Infrastructure Marketing、S．T．Juang氏はこのように述べています。

TSMCのReference Flow 9.0では次の分野でメンター・グラフィックスの機能を使用できます：

• 階層CAA（Critical Area Analysis）、階層CMP（Chemical-Mechanical Polishing）、コンカレントCAA最適化を含む新しいDFMインプリメンテーション機能

• 三大物理的DFM欠陥、LPC（Lithography Process Checking）、CMP、CAAの全てに対応した階層DFM解析

• テーブルベースDFM-LPE（アドバンス・デバイスパラメータ）抽出、T2E（Thickness-to-Electrical）シリコンベース・モデルを含む電気的DFMの改良

• EホットスポットのCMPサポートおよびモデルベース、密度ベースのモードに対応したインテリジェントなメタルフィル

• N-検出アルゴリズムに対応したブリッジ欠陥向けDFTソリューション、および欠陥の物理的位置を表示するレイアウト・ビューア

• TSMCの電気ヒューズIPに対するメモリBIST（Built-in Self-test）サポートによるシングル・インサーション組み込みメモリ・リペア

「TSMC とメンター･グラフィックスの継続した協力関係により、先端プロセス・ノードを使用されるお客様にとっての最も困難な設計課題のいくつかが解決されつつあ ります。TSMCのActive Accuracy Assuranceイニシアチブを通じた我々の緊密な協力関係により、メンター・グラフィックスのDesign to SiliconフローはTSMCの先端製造プロセスを正確に反映したものとなっています。」メンター・グラフィックスのDesign to Silicon Division、Vice President and General ManagerのJoe Sawickiはこのように語っています。

メンター・グラフィックスのOlympus-SoC™システムには、階層CAA、 階層VCMP、コンカレントCAA最適化を含む新しい機能が含まれています。セル・スワップ、ビア削減、ビア・ダブリング、エンクロージャ拡大、配線間隔 拡張・配線幅拡張を含む様々な改善テクニックの全てを１つのタイミング解析に従って駆使することによりOlympus-SoCシステムは歩留まりの改善を 行うと同時に迅速なタイミング収束を確実なものとします。また、Olympus-SoC製品はフィル・インサーション中にセル・ライブラリおよびマクロの 密度マップを考慮することにより、より均一なフィルを実現しています。

モデルベースのCMPソリューション、 Calibre® CMPAnalyzer はRF7.0で既に認証されており、RF8.0ではSmartFillの拡張に対応、最新のRF9.0ではT2EとEホットスポット機能に対応していま す。これによりCMP解析に対してより高精度な厚み値を提供することで機能的および電気的プラナリティ解析およびコントロールを可能にし、Calibre xRC™製品を使った寄生抽出をより高精度なものにすることができます。さらに、Calibre nmLVS製品がTSMCのTable-Based DFM-LPEに対応しました。これはシリコンの応力効果を考慮した高度なデバイスパラメータ抽出により製造後のデバイスの最も正確な表現を可能にするも のです。

Calibre YieldAnalyzerソリューションは、Reference Flow 7.0、8.0でも認証されていましたが、Reference Flow 9.0ではこれに加えて階層CAAにも対応しました。これは期待される歩留まりの観点からスタンダードセルをキャラクタライズするもので、Calibre YieldEnhancerと組み合わせることにより推奨ルールを使ったCritical Feature Analysisに基づくインタラクティブなIP修正が可能になります。Calibre YieldAnalyzer製品は、Olympus-SoCシステムを使ったフロー内でも使用でき、セル・ライブラリの歩留まり評価データを提供すること によりOlympus-SoCツールがこれをセルの選択に利用します。このように、TSMCのユーザはランダム欠陥を削減するための完全なソリューション を手にすることができます。

Calibre LFDソリューションはRF 9.0、ならびにTSMCの4N40プロセスすべてのレイヤに対しても認証済みで、階層LPC機能に対応することでより高速なTATを可能にしています。

DFT 機能は、業界をリードするスキャンテスト・ツールであるTestKompress®、MBISTArchitect™、YieldAssist™に基づい ており、これらはTSMCのReference Flow 6.0以降でサポートされているもので、各種ロジックおよびメモリ・テスト機能、テスト特有の消費電力問題に対応したATPG中の電力レポート機能、微小 遅延故障をターゲットとしたタイミング考慮ATPG機能などを提供しています。RF 9.0では、TestKompressにはN-検出アルゴリズムを使ったブリッジ欠陥用機能が追加されました。メンター・グラフィックスの MBISTArchitectには、TSMCの電気ヒューズIPを使ったTSMC組み込みメモリのサポートによりシングル・インサーション組み込みメモ リ・リペアに対応しています。また、故障診断機能が強化され、メンター・グラフィックスのYieldAssistツールとCalibre Layout Viewerの統合により欠陥部分の物理レイアウトが表示できるようになりました。

メンター･グラフィックスについて
メンター・グラフィックスは、EDA（Electronic Design Automation）のテクノロジ・リーダーとして、高性能な電子機器を短期間でよりコスト効率よく開発するためのハードウェアおよびソフトウェアのソ リューションを提供しています。ますます複雑化する基板およびチップ設計の世界でエンジニアが直面する様々な設計上の課題を克服するための革新的な製品お よびソリューションを提供します。メンター・グラフィックスは業界で最も幅広いクラス最高の製品ポートフォリオを有し、EDAベンダとして唯一組込みソフ トウェア・ソリューションを持っている企業です。メンター・グラフィックスについての詳しい情報はhttp://www.mentorg.co.jpをご覧ください。

Mentor GraphicsはMentor Graphics Corporationの登録商標です。その他記載されている製品名および会社名は各社の商標または登録商標です。

ICナノメータ設計について

• http://www.mentorg.co.jp/solution/ic-nanometer/

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