メンター・グラフィックス、TSMC Reference Flow 10.0の設計から製造まで完全なソリューションを発表

2009年07月29日

メンター・グラフィックス・コーポレーション（本社:米国オレゴン州、以下メンター・グラフィックス）は、Taiwan Semiconductor Manufacturing Company Ltd.（本社:台湾　新竹、以下TSMC）のReference Flow 10.0に含まれるメンター・グラフィックス製ツールおよびテクノロジの拡張を発表しました。拡張されたメンター・グラフィックスのフローには、複雑な ICに対応した先端的機能検証、28nm ICに向けたネットリストからGDSIIまでのインプリメンテーション、幅広く普及しているCalibre®物理検証ツールおよびDFMプラットフォーム とのよりタイトな統合、ならびにレイアウトを考慮したテスト故障診断のためのツールが含まれています。さらに、今回発表されたフローでは、機能検証、IC 実装、ICテストのためのメンター・グラフィックス製ツールを使った低消費電力設計もサポートしています。

「メンター・グラ フィックスはリファレンス・フローの拡張を続け、システムレベルから機能検証、配置配線、物理検証、シリコン・テストまでのトータルなIC設計サイクルを カバーするとともに、低消費電力、製造ばらつき、シリコン歩留まり解析などの新しいソリューションも提供しています。」TSMC、Senior Director of Design Infrastructure Marketing、S.T. Juang氏はこのように語っています。

メ ンター・グラフィックス版Reference Flow 10.0では、TSMC Reverence Flowに含まれるメンター・グラフィックスの最初のインプリメンテーション・ソリューションであるOlympus-SoC™配置配線システムを含め、様 々な分野で新しい機能を提供しています。先端ICインプリメンテーション機能として、Olympus-SoCではオンチップのばらつき、28nmでの配 線、低消費電力設計に対応するための下記の新規機能を追加しています：

  • 高度なステージ・ベースのOCV解析および最適化 － ステージ・ベースの異なるOCV値を設定することにより、悲観的な設計を回避し、より短期間での設計収束を実現
  • N28配線ルール － 28nmでのトランスペアレント・ハーフノード設計サポートを含め、ネットリストからGDSIIまでのフロー全体で28nmサポートを提供
  • パワー・ドメインの分離 － 同じパワー・ドメイン内で複数のフロアプランをサポートすることにより、配線混雑を最小化し階層変更の必要性を削減
  • UPFを使った階層対応の低消費電力設計自動化 － UPFベースの低消費電力設計に対し、トップダウン、ボトムアップ両方をサポートし、設計者により高い柔軟性を提供

Olympus-SoCおよびCalibreプラットフォーム内のDFM機能が拡張され、よりタイトな連携により28nm以降の製造ばらつきに関する問題に対応します：

  • リソグラフィ・ホットスポットの修正 － Olympus-SoCはCalibre LFDツールにより検出されたリソグラフィ・ホットスポットを自動的に修正し、歩留まりを向上
  • タ イミングとECOに対するDMｘの迅速な収束 － Olympus-SoCはCalibre CMPAnalyzer（TSMCの VCMPシミュレータと連携）を起動し、厚さのばらつきのタイミングに対する影響を解析。また、Olympus-SoCは、階層対応、インクリメンタルか つタイミング・ドリブンのメタル・フィルをサポートしており、歩留まりを大幅に向上
  • セル・インデックスを考慮した配置 － ピン・アクセスが難しいセルに対してより多くのスペースを割り当てることにより混雑を緩和し、配線をスピードアップ
  • Electrical DFM － Calibre xRCおよびCalibre CMPAnalyzer製品の統合により、シミュレートされた厚さ情報を寄生抽出結果と組み合わせ、正確な回路シミュレーションを実行。これにより、寄生 情報をメンター・グラフィックスの回路シミュレータEldo®に提供し、より正確なコーナー・シミュレーションおよび統計解析を実行するためのソリュー ションが実現

さらに、Calibre nmDRCおよびCalibre nmLVSはReference Flow 10.0において2Dおよび3D SIP（システム・イン・パッケージ）設計のサインオフ物理検証をサポートしています。

Reference Flow 10.0には、優れた故障検出、消費電力を考慮したテストおよび故障診断のためのTestKompress®およびYieldAssist™も含まれています：

  • Embedded Multiple Detect（EMD） ATPG － パターンサイズやテスト時間を増大させることなく、ブリッジ故障検出率を向上
  • レイアウトを考慮した診断 － 偽のブリッジ／オープン故障候補を解消し、診断の精度を向上するとともに、効果的な歩留まり解析の基盤を構築
  • 低消費電力ATPG － コンスタント・フィル・デコンプレッッサおよび消費電力を考慮した既存のクロック・ゲートに対するコントロールによりスキャン・テストのあらゆるフェーズで消費電力を削減

Reference Flow 10.0には、Questa®および0-In®プラットフォームの先端機能検証機能も含まれており、複雑なIC設計を効率的に検証することができます。

  • IEEE Std. 1801-2009 UPFならびにIEEE Std. 1800-2005 SystemVerilogのサポートを含む標準ベースのソリューション
  • 統合された低消費電力シミュレーションおよびフォーマル機能により高度な消費電力制御回路を設計フローの早期に検証
  • 複雑なクロックドメイン・クロッシング回路に対するスタティックあるいはダイナミックな検証により、標準モードおよび低消費電力モードでの正しい動作を確認

「TSMC のReference Flow 10.0に対するメンター・グラフィックスの完成されたDesign-to-Siliconフローは、低消費電力設計および検証、大規模SoCインプリメ ンテーション、製造のばらつき、コスト効率の良いテストおよび歩留まり解析など、両社のお客様が28nmで直面する最大の課題に対応したものとなっていま す。半導体業界の28nmプロセスへの移行により新たな技術的課題がもたらされますが、メンター・グラフィックスはそれらを解決できる独自の技術を持って います。メンター･グラフィックスとTSMCの緊密なコラボレーションを通じて、お客様が優れたパフォーマンスと信頼性を備えた製品をより早く市場に投入 するためのツールを提供し、設計者とファウンドリで繰り返される技術的なやりとりから開放することができるでしょう。」メンター・グラフィックス、 CEO、Walden C. Rhinesはこのように語っています。

メンター･グラフィックスについて
メンター・グラフィックスは、EDA（Electronic Design Automation）のテクノロジ・リーダーとして、高性能な電子機器を短期間でよりコスト効率よく開発するためのハードウェアおよびソフトウェアのソ リューションを提供しています。ますます複雑化する基板およびチップ設計の世界でエンジニアが直面する様々な設計上の課題を克服するための革新的な製品お よびソリューションを提供します。メンター・グラフィックスは業界で最も幅広いクラス最高の製品ポートフォリオを有し、EDAベンダとして唯一組込みソフ トウェア・ソリューションを持っている企業です。メンター・グラフィックスについての詳しい情報はhttp://www.mentorg.co.jpをご覧ください。

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