デジタルIC設計
画期的なテクノロジにより、先進プロセスノードでも短期間で高品質の設計収束を実現
メンターのICインプリメンテーションソリューションであるOasys-RTL™、AprisaおよびCalibre InRouteは、今日の超低消費電力IC設計が抱えるばらつきに関する課題に効率的かつ効果的に対応しつつ、お客様の総合的なコスト負荷を削減します。
利点
- 高度なマルチコーナーマルチモード(MCMM)最適化により、ICの性能が向上
- MCMMクロックツリー合成により、クロックツリーの消費電力を削減
- DFMを考慮した配線により、タイミング不良につながるリソグラフィの問題を実装時に解決し、歩留まりが向上
- Calibre物理サインオフ解析の実行とDRCおよびDFM問題の自動修正により、より信頼性の高い製造クロージャを短期間で実現
- 設計のイタレーション回数の削減、スケーラブルなマルチスレッディング、サインオフ品質のクロージャにより、製品の市場投入期間が短縮
- 業界で最も大容量のデータ構造サポートにより、4億を超えるゲート規模の設計も容易にロードして処理が可能
- 高い歩留まりとTime-to-Market短縮によるコスト削減
デジタルIC設計製品
- Olympus-SoC 65nm/45nm世代におけるばらつきの問題を考慮した完全なICインプリメンテーションソリューション
- Calibre InRoute 設計者は、Olympus-SoC配置配線システムでの物理設計段階で、サインオフ品質の製造クロージャを実現可能
データシート
- Olympus-SoC (PDF, 398KB)
- Calibre InRoute (PDF, 783KB)
技術文献
- Olympus-SoCによる物理実装品質のプロトタイピング: 最先端ICの設計クロージャを迅速化
- Olympus-SoCによる高度なフロアプランニングで迅速かつ信頼性の高い設計クロージャを実現
- Olympus-SoCによるシグナルインテグリティの最適化
- 並列タイミング解析 最適化による設計クロージャの迅速化
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