Olympus-SoC
65nmおよび45nmの設計上の問題を解決
Olympus-SoCは、先進ノードにおける性能、キャパシティ、Time-to-Market、ばらつきの問題を解決する目的で開発されたICインプリメンテーション・ソリューションです。ローパワー設計スタイル、サインオフ品質のタイミング解析および最適化、DFM(Design-for-Manufacturing)に配慮した配線などを完全にサポートしたOlympus-SoCは、最高品質のレイアウト、TATの短縮、設計収束の早期化を実現します。
パワー設計に対する高度なサポート
Olympus-SoCローパワー・プラットフォームは、ローパワー設計におけるあらゆるニーズに応えます。しかも、イタレーション作業を大幅に増やさずにソリューション全体の最適化が行えるため、完全に最適化された省電力設計を短期間で完成させることができます。
Olympus-SoCは、電力とタイミングの両方をシームレスかつ同時に最適化し、フローのあらゆる段階ですべての動作モードとプロセス・コーナーをカバーします。Olympus-SoCでは、多電源に対する自動パワー・グリッド配線、さまざまな電源電圧とクロック周波数に対応するDVFS(Dynamic Voltage and Frequency Scaling)のサポート、レベル・シフタやアイソレーション・セル、MTCMOSスイッチなどの特殊なセルの自動配置配線などを利用して、多電源設計フローを完全に自動化できます。このほか、Olympus-SoCはマルチVtの同時最適化、パワー・ゲーティング、リテンション・フロップ合成、「gas station」メソドロジのサポート、パワー・アウェアのバッファリングとサイジングもサポートしています。
ダイナミック電力を削減するため、Olympus-SoCには、スマートなクロックゲート配置、スルー・シェーピング、レジスタ・クランピング、マルチコーナー・マルチモード(MCMM)同時最適化など、パワー・アウェアの自動クロックツリー合成(CTS)機能が用意されており、クロックバッファの数を最小限に抑えてバランスのとれたクロックツリーを合成できます。
Olympus-SoCはネットリストからGDSIIまでのフロー全体でUPF(Unified Power Format)をサポートしており、設計の意図を電力ステート定義テーブルで記述することもできます。フラットまたは階層型モードで1億を超えるゲート規模を処理できるため、より最適なチップ・アセンブリを短時間で行えるほか、フルチップでの電力最適化も可能です。
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物理設計において最高のQoR(設計結果の品質)を実現
Olympus-SoCでは、タイミング、シグナル・インテグリティ、ダイ・サイズ、リーク電力、ダイナミック電力を、設計フロー全体においてすべての設計およびプロセス・コーナーにわたって、同時に最適化できます。Olympus-SoCは製造ばらつきの問題を自動的に解析し、フロア・プランニングからフィージビリティ、配置、最適化、クロックツリー合成、配線まで、インプリメンテーションの工程全体で最適化を行います。 ばらつきを考慮したタイミング最適化とリソグラフィ・モデリング機能を採用した次世代の配線アーキテクチャにより、設計サイクルの早期にDFMとOPC効果に対処できます。DFM解析を早期に行うことで、業界標準のタイミング検証および物理検証サインオフ・ツールとの高い相関性が得られます。
TATの短縮と設計収束の早期化
Olympus-SoCは極めてコンパクトなデータベースを採用しており、1億を超えるゲート規模の設計も容易に扱えるなど、業界で最も高いキャパシティと最も少ないメモリ使用量を実現しています。Olympus-SoCはメンター・グラフィックスの特許技術である「バーチャル・タイミング・グラフ」アーキテクチャを採用しており、ランタイムとメモリ使用量の最小のオーバーヘッドで多数のタイミング・ビューを扱うことが可能です。また、特許出願中の物理合成技術により、数百万ゲート規模のフラットな設計でも一晩で高度に最適化された結果が得られます。新たに改良が加えられた性能ボトルネックの検出および解析的最適化機能により、これまで難しいとされてきた「ダーティ」な設計データの制約条件を検証し、不的確な制約条件があっても強力な最適化を行います。
サインオフ品質のタイミング、抽出、遅延の計算は、Olympus-SoCのカーネルによってネイティブに実行されます。解析エンジンは完全にマルチスレッド化され、タイミング/最適化エンジンも業界で唯一完全に並列化されているため、最新のプラットフォームを効率的に利用でき、8 CPUのマシンで最大7倍の高速化を実現するなど、ランタイムが大幅に短縮されます。これらの機能を組み合わせると、大規模で複雑な設計でも設計収束までの時間を既存の設計フローの数分の1に抑えることができます。Olympus-SoCの実際の導入事例を見ても、従来の設計ツールを使用した場合に比べて設計収束が2〜3倍早期化しているほか、30%の消費電力削減が可能になっています。
ハイライト
特長と利点
- 独自のネイティブなMCMM(マルチコーナー・マルチモード)アーキテクチャにより、電力とタイミングの両方をシームレスかつ同時に最適化し、フローのあらゆる段階ですべての動作モードとコーナーを網羅
- マルチVdd、マルチVt、DVFS設計においてローパワー設計専用セルの配置配線を自動化するなど、ローパワー設計に関する各種技術をすべて完全にサポート
- 高度なMCMM CTSによりクロック関連のダイナミック電力を削減
- UPFを完全にサポート
- CAA、リソグラフィ、CMPなどのDFMの問題について、複数の設計コンテキストや複数の製造プロセス・ウィンドウにわたって物理設計を最適化
- フラット・モードで1億を超えるゲート規模を高性能に処理。設計の階層数は無制限
- 完全並列化アーキテクチャにより、マルチコアおよびマルチCPUプラットフォームで効率的なスケーラビリティを実現
- 極めて大規模で複雑な省電力SoC設計でも、高いQoRと短期間での設計収束を実現
- MCMM最適化により高性能と低消費電力を両立
- 設計収束までに必要なイタレーション回数と手作業による解析を削減
- 製造ばらつきの影響を受けにくい、堅牢な設計
- きわめて大規模な設計でもTATを短縮
- ツールのキャパシティ制約による設計のセグメント分割が不要
- マルチコアおよびマルチCPUプラットフォームでの優れたスケーラビリティ
省電力設計のための包括的な機能
Olympus-SoC省電力プラットフォームは、低消費電力設計におけるあらゆるニーズに応えます。しかも、イタレーション作業を大幅に増やすことなくソリューション全体の最適化が行えるため、完全に最適化された省電力設計を短期間で完成させることができます。
- 電力とタイミングの両方をシームレスかつ同時に最適化し、フローのあらゆる段階ですべての動作モードとコーナーをカバー
- 複数の電源電圧に対する自動パワー・グリッド配線、DVFSのサポート、レベル・シフタ、アイソレーション・セル、MTCMOSスイッチなど特殊なセルの自動配置配線など、完全に自動化されたマルチ電圧フロー
- マルチVtの同時最適化、パワー・ゲーティング、リテンション・フロップ合成、「gas station」メソドロジ、パワー・アウェアのバッファリングとサイジング
- スマートなクロックゲート配置、スルー・シェーピング、レジスタ・クランピング、MCMM同時最適化など、パワー・アウェアの自動クロックツリー合成(CTS)機能により、クロックバッファの数を最小限に抑えてバランスのとれたクロックツリーを合成
- 電力ステート定義テーブルをサポートするなど、ネットリストからGDSIIまでのフロー全体がUPFに対応
- フラット・モードで1億を超えるゲート規模を扱えるため、フルチップでの効率的な電力最適化が可能
- Olympus-SoC Low-Power Platform [英語](PDF, 617kb)
Olympus-SoCソリューション
ネットリストからGDSIIまでの工程に向け、設計モード、プロセス・コーナー、リソグラフィのばらつきに包括的に対応した次世代システム
65nmノードでの量産が立ち上がりつつあり、45nmノードの試作も進む中、物理設計ツールに対する3つの重要なニーズとして、リソグラフィを考慮したフィジカル・インプリメンテーション、ばらつきに基づいたタイミング・クロージャ、ゲート数の飛躍的な増大に対応できるキャパシティなどが求められるようになっています。
データシート
- Olympus-SoC (PDF, 436KB)
リソース
- 技術概要[英語]: Olympus-SoCの概要
- オンデマンドWebセミナー[英語]: How Physical Implementation realizes Power Intent
- 技術文献: DFV(ばらつきを考慮した設計)物理設計における設計/プロセス/製造ばらつきの管理
- 技術文献[英語]: Olympus-SoCを使ったマルチ電圧設計フロー
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