Olympus-SoC

Olympus-SoCは、先進ノードにおける性能、キャパシティ、Time-to-Market、ばらつきの問題に業界で初めて本格的に取り組んだICインプリメンテーション・ソリューションです。ローパワー設計スタイル、サインオフ品質のタイミング解析および最適化、DFM(Design-for-Manufacturing)に配慮した配線などを完全にサポートしたOlympus-SoCは、最高品質のレイアウト、TATの短縮、設計収束の早期化を実現します。

パワー設計に対する高度なサポート

Olympus-SoCローパワー・プラットフォームは、ローパワー設計におけるあらゆるニーズに応えます。しかも、イタレーション作業を大幅に増やさずにソリューション全体の最適化が行えるため、完全に最適化された省電力設計を短期間で完成させることができます。Olympus-SoCは、電力とタイミングの両方をシームレスかつ同時に最適化し、フローのあらゆる段階ですべての動作モードとプロセス・コーナーをカバーします。Olympus-SoCでは、多電源に対する自動パワー・グリッド配線、さまざまな電源電圧とクロック周波数に対応するDVFS(Dynamic Voltage and Frequency Scaling)のサポート、レベル・シフタやアイソレーション・セル、MTCMOSスイッチなどの特殊なセルの自動配置配線などを利用して、多電源設計フローを完全に自動化できます。このほか、Olympus-SoCはマルチVtの同時最適化、パワー・ゲーティング、リテンション・フロップ合成、「gas station」メソドロジのサポート、パワー・アウェアのバッファリングとサイジングもサポートしています。

ダイナミック電力を削減するため、Olympus-SoCには、スマートなクロックゲート配置、スルー・シェーピング、レジスタ・クランピング、マルチコーナー・マルチモード(MCMM)同時最適化など、パワー・アウェアの自動クロックツリー合成(CTS)機能が用意されており、クロックバッファの数を最小限に抑えてバランスのとれたクロックツリーを合成できます。Olympus-SoCはネットリストからGDSIIまでのフロー全体でUPF(Unified Power Format)をサポートしており、設計の意図を電力ステート定義テーブルで記述することもできます。フラットまたは階層型モードで1億を超えるゲート規模を処理できるため、より最適なチップ・アセンブリを短時間で行えるほか、フルチップでの電力最適化も可能です。

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Olympus-SoC

技術概要

Olympus-SoC™は業界をリードするメンター・グラフィックスのDFV(Design for Variability: ばらつきを考慮した設計)ICインプリメンテーション・ソリューションです。65nm/45nmノードにおける様々な課題に応えます。 ビデオを表示

物理設計において最高のQoR(設計結果の品質)を実現

Olympus-SoCでは、タイミング、シグナル・インテグリティ、ダイ・サイズ、リーク電力、ダイナミック電力を、設計フロー全体においてすべての設計およびプロセス・コーナーにわたって、同時に最適化できます。Olympus-SoCは製造ばらつきの問題を自動的に解析し、フロア・プランニングからフィージビリティ、配置、最適化、クロックツリー合成、配線まで、インプリメンテーションの工程全体で最適化を行います。

ばらつきを考慮したタイミング最適化とリソグラフィ・モデリング機能を採用した次世代の配線アーキテクチャにより、設計サイクルの早期にDFMとOPC効果に対処できます。DFM解析を早期に行うことで、業界標準のタイミング検証および物理検証サインオフ・ツールとの高い相関性が得られます。

 

TATの短縮と設計収束の早期化

Olympus-SoCは極めてコンパクトなデータベースを採用しており、1億を超えるゲート規模の設計も容易に扱えるなど、業界で最も高いキャパシティと最も少ないメモリ使用量を実現しています。Olympus-SoCはメンター・グラフィックスの特許技術である「バーチャル・タイミング・グラフ」アーキテクチャを採用しており、ランタイムとメモリ使用量の最小のオーバーヘッドで多数のタイミング・ビューを扱うことが可能です。また、特許出願中の物理合成技術により、数百万ゲート規模のフラットな設計でも一晩で高度に最適化された結果が得られます。新たに改良が加えられた性能ボトルネックの検出および解析的最適化機能により、これまで難しいとされてきた「ダーティ」な設計データの制約条件を検証し、不的確な制約条件があっても強力な最適化を行います。

サインオフ品質のタイミング、抽出、遅延の計算は、Olympus-SoCのカーネルによってネイティブに実行されます。解析エンジンは完全にマルチスレッド化され、タイミング/最適化エンジンも業界で唯一完全に並列化されているため、最新のプラットフォームを効率的に利用でき、8 CPUのマシンで最大7倍の高速化を実現するなど、ランタイムが大幅に短縮されます。これらの機能を組み合わせると、大規模で複雑な設計でも設計収束までの時間を既存の設計フローの数分の1に抑えることができます。Olympus-SoCの実際の導入事例を見ても、従来の設計ツールを使用した場合に比べて設計収束が2〜3倍早期化しているほか、30%の消費電力削減が可能になっています。

製品およびテクノロジの特長

  • 独自のネイティブなMCMMアーキテクチャにより、電力とタイミングの両方をシームレスかつ同時に最適化し、フローのあらゆる段階ですべての動作モードとコーナーをカバー
  • マルチVdd、マルチVt、DVFS設計においてローパワー設計専用セルの配置配線を自動化するなど、ローパワー設計に関する各種技術をすべて完全にサポート
  • 高度なMCMM CTSによりクロック関連のダイナミック電力を削減
  • UPFを完全にサポート
  • CAA、リソグラフィ、CMPなどのDFMの問題について、複数の設計コンテキストや複数の製造プロセス・ウィンドウにわたって物理設計を最適化
  • フラット・モードで1億を超えるゲート規模を高性能に処理。設計の階層数は無制限
  • 完全並列化アーキテクチャにより、マルチコアおよびマルチCPUプラットフォームで効率的なスケーラビリティを実現
  • 極めて大規模で複雑な省電力SoC設計でも、高いQoRと短期間での設計収束を実現
  • MCMM最適化により高性能と低消費電力を両立
  • 設計収束までに必要なイタレーション回数と手作業による解析を削減
  • 製造ばらつきの影響を受けにくい、ロバスト性を向上させた設計
  • きわめて大規模な設計でもTATを短縮
  • ツールのキャパシティ制約による設計のセグメント分割が不要
  • マルチコアおよびマルチCPUコンピューティング・プラットフォームでの優れたスケーラビリティ

Olympus-SoC省電力プラットフォームは、低消費電力設計におけるあらゆるニーズに応えます。しかも、イタレーション作業を大幅に増やすことなくソリューション全体の最適化が行えるため、完全に最適化された省電力設計を短期間で完成させることができます。

  • 電力とタイミングの両方をシームレスかつ同時に最適化し、フローのあらゆる段階ですべての動作モードとコーナーをカバー
  • 複数の電源電圧に対する自動パワー・グリッド配線、DVFSのサポート、レベル・シフタ、アイソレーション・セル、MTCMOSスイッチなど特殊なセルの自動配置配線など、完全に自動化されたマルチ電圧フロー
  • マルチVtの同時最適化、パワー・ゲーティング、リテンション・フロップ合成、「gas station」メソドロジ、パワー・アウェアのバッファリングとサイジング
  • スマートなクロックゲート配置、スルー・シェーピング、レジスタ・クランピング、MCMM同時最適化など、パワー・アウェアの自動クロックツリー合成(CTS)機能により、クロックバッファの数を最小限に抑えてバランスのとれたクロックツリーを合成
  • 電力ステート定義テーブルをサポートするなど、ネットリストからGDSIIまでのフロー全体がUPFに対応
  • フラット・モードで1億を超えるゲート規模を扱えるため、フルチップでの効率的な電力最適化が可能
     

Olympus-SoCソリューション

ネットリストからGDSIIまでの工程に向け、設計モード、プロセス・コーナー、リソグラフィのばらつきに包括的に対応した次世代システム

65nmでの量産が立ち上がりつつあり、45nmノードでの試作も進む中、物理設計ツールに対する3つの重要なニーズとして、リソグラフィを考慮したフィジカル・インプリメンテーション、ばらつきに基づいたタイミング・クロージャ、ゲート数の飛躍的な増大に対応できるキャパシティなどが求められるようになっています。

DFMとは、複数の設計コンテキストやモード、素子/配線の微細化に伴うタイミングばらつきを考慮して物理設計の解析と実装を行うことをいいます。複数の設計モードに対する制約条件をマージしたり複数のプロセス・コーナーをマージする従来の手法は、先進のプロセス・ノードでは精度を大幅に低下させ、設計歩留まり、タイミング・クロージャ、製品の市場投入期間に支障をきたします。これまで、複数のサインオフECOループで予期しないイタレーション作業を強いられたり、過大なマージンをとることでダイ面積や消費電力が増大し、歩留まりが低下するといったケースが多く見られました。

Olympus-SoCは、任意の数のモード、コーナー、電力ステートを同時に考慮してMCMM最適化をネイティブに実行することにより、これらの問題を解決します。詳細配線時に、クリティカル・エリア、CMP(メタル・フィル)、リソグラフィなどに関するDFM解析エンジンとタイミング、電力、ダイ・サイズ解析エンジンが連携することにより、すべてのモードおよびコーナーで完全に最適化された物理設計が作成されます。

マルチCPUのECO配線機能と配線後最適化を統合することで、短期間でのタイミング・クロージャを実現します。配線の改善は全体的なタイミング性能に影響しないように行われ、OCV関連のホールド違反が混入することもありません。詳細配線実行時に配線ベースのばらつき最適化をリアルタイムに連携させるOptRouteテクノロジにより、設計に対して行ったすべての変更についてばらつき最適化エンジンと配線エンジンが同期します。すべてのエンジンは、ばらつきを考慮した組み込み型のタイミング・エンジンとリンクして、配線時にすべてのモードとコーナーにわたってタイミング・クロージャを達成します。

65nm以降のプロセス・ノードでは、転写パターンはレイアウト・データベース内で意図した通りの構造とはならず、大きな歪みが生じます。この問題は、ブリッジ欠陥、ピンチング、ビア欠陥といった製造不良の形で現れます。この問題はOPCである程度対処できますが、65nm以降では、問題の数が飛躍的に増大し、これらすべてを製造段階で修正するのは無理があります。しかも、リソグラフィに関するレイアウト修正をタイミング、リーク電力、平坦性など、設計指標となるパラメータと切り離して行うと、パフォーマンスの低下やチップのタイミング不良につながる恐れがあります。

Olympus-SoCにはマルチCPU対応のDRCエンジンが採用されており、複雑な形状に基づくDRCを配線時に評価します。そして、リソグラフィ上のホットスポットを解消できるようにレイアウトを修正することによって、本質的にリソグラフィ・フレンドリな設計を作成します。また、ハイブリッド型の解析アプローチにより、グリッド・モード配線の速度とグリッドレス・モードの精度を両立しています。

設計の規模が急速に拡大するにつれ、設計者は階層型フローでより大規模なブロック・サイズを扱うとともに、フラットな物理設計フローを使用してダイ面積とコストを削減するようになっています。チップ・アセンブリのフローでも、複数のブロックに対してトップレベルの設計収束を達成する傾向にあります。現在の設計現場では、こうしたさまざまな設計スタイルに対応できるきわめて大容量のフィジカル・インプリメンテーション・ツールが求められていますが、現行世代のインプリメンテーション・システムは65nm以降に特有の問題を解決できるようには設計されていません。

Olympus-SoCは極めて効率的でスケーラブルなアーキテクチャを採用した設計となっており、ばらつきのシナリオ(および関連する複数の設計コーナー)を表したタイミング・グラフをいくつでも同時に扱うことができます。このため、複数の動作モードに対する最適化や、リソグラフィなどの製造プロセス・ウィンドウのばらつきに対する最適化をトータルな視点で包括的に実行できます。Olympus-SoCには、極めてコンパクトなデータ構造、少ないメモリ使用量、完全にマルチスレッド化された解析エンジン、業界で唯一並列化されたタイミング/最適化エンジンなどの特長があります。この結果、Olympus-SoCでは1億を超えるゲート規模の非常に複雑なSoC設計をフラット・モードでも階層モードでも扱うことができ、1つの設計を複数に分割する必要がないのでTATをこれまで以上に短縮できます。

65nmノードでの新たな非連続性

半導体業界は今、かつてない変革の時を迎えています。65nmノードでの新たな非連続性について、詳しくはこちらをご覧ください。
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「メンター・グラフィックスと共同で、当社の40nmプロセス向けにOlympus-SoCの認証作業を行いました。TSMCでは、当社の要件を満たし、当社の認証プロセスに合格する配置配線システムを常に探しています。Olympus-SoCは当社の要件をすべて満たしており、設計者がTSMCの最先端製造プロセスに移行する上でメリットをもたらしてくれると期待しています」

S.T. Juang氏(TSMC、設計インフラストラクチャ・マーケティング担当シニア・ディレクタ)

製造ばらつきソリューション

製造性を考慮した設計により競争力の向上を実現できます。現在のチップ製造では、最先端の製造プロセスを使用して、高い機能性、複数の動作モード、低消費 電力、極めて高い信頼性といった条件を満たしていく必要があります。しかし最先端のICはごくわずかな製造ばらつきでも影響を受けやすくなっており、これ が性能と歩留まりを低下させる要因となっています。 詳細

ローパワー・ソリューション

メンター・グラフィックスのローパワー・ソリューションは、ESLから機能検証、そしてフィジカル・インプリメンテーションまで、設計フローのあらゆる段階で電力の問題に効果的に対応していく上で必要なツールを提供します。 ローパワー・ソリューション