DFMとは、複数の設計コンテキストやモード、素子／配線の微細化に伴うタイミングばらつきを考慮して物理設計の解析と実装を行うことをいいます。複数の設計モードに対する制約条件をマージしたり複数のプロセス・コーナーをマージする従来の手法は、先進のプロセス・ノードでは精度を大幅に低下させ、設計歩留まり、タイミング・クロージャ、製品の市場投入期間に支障をきたします。これまで、複数のサインオフECOループで予期しないイタレーション作業を強いられたり、過大なマージンをとることでダイ面積や消費電力が増大し、歩留まりが低下するといったケースが多く見られました。

Olympus-SoCは、任意の数のモード、コーナー、電力ステートを同時に考慮してMCMM最適化をネイティブに実行することにより、これらの問題を解決します。詳細配線時に、クリティカル・エリア、CMP（メタル・フィル）、リソグラフィなどに関するDFM解析エンジンとタイミング、電力、ダイ・サイズ解析エンジンが連携することにより、すべてのモードおよびコーナーで完全に最適化された物理設計が作成されます。

マルチCPUのECO配線機能と配線後最適化を統合することで、短期間でのタイミング・クロージャを実現します。配線の改善は全体的なタイミング性能に影響しないように行われ、OCV関連のホールド違反が混入することもありません。詳細配線実行時に配線ベースのばらつき最適化をリアルタイムに連携させるOptRouteテクノロジにより、設計に対して行ったすべての変更についてばらつき最適化エンジンと配線エンジンが同期します。すべてのエンジンは、ばらつきを考慮した組み込み型のタイミング・エンジンとリンクして、配線時にすべてのモードとコーナーにわたってタイミング・クロージャを達成します。

65nm以降のプロセス・ノードでは、転写パターンはレイアウト・データベース内で意図した通りの構造とはならず、大きな歪みが生じます。この問題は、ブリッジ欠陥、ピンチング、ビア欠陥といった製造不良の形で現れます。この問題はOPCである程度対処できますが、65nm以降では、問題の数が飛躍的に増大し、これらすべてを製造段階で修正するのは無理があります。しかも、リソグラフィに関するレイアウト修正をタイミング、リーク電力、平坦性など、設計指標となるパラメータと切り離して行うと、パフォーマンスの低下やチップのタイミング不良につながる恐れがあります。

Olympus-SoCにはマルチCPU対応のDRCエンジンが採用されており、複雑な形状に基づくDRCを配線時に評価します。そして、リソグラフィ上のホットスポットを解消できるようにレイアウトを修正することによって、本質的にリソグラフィ・フレンドリな設計を作成します。また、ハイブリッド型の解析アプローチにより、グリッド・モード配線の速度とグリッドレス・モードの精度を両立しています。

設計の規模が急速に拡大するにつれ、設計者は階層型フローでより大規模なブロック・サイズを扱うとともに、フラットな物理設計フローを使用してダイ面積とコストを削減するようになっています。チップ・アセンブリのフローでも、複数のブロックに対してトップレベルの設計収束を達成する傾向にあります。現在の設計現場では、こうしたさまざまな設計スタイルに対応できるきわめて大容量のフィジカル・インプリメンテーション・ツールが求められていますが、現行世代のインプリメンテーション・システムは65nm以降に特有の問題を解決できるようには設計されていません。

Olympus-SoCは極めて効率的でスケーラブルなアーキテクチャを採用した設計となっており、ばらつきのシナリオ（および関連する複数の設計コーナー）を表したタイミング・グラフをいくつでも同時に扱うことができます。このため、複数の動作モードに対する最適化や、リソグラフィなどの製造プロセス・ウィンドウのばらつきに対する最適化をトータルな視点で包括的に実行できます。Olympus-SoCには、極めてコンパクトなデータ構造、少ないメモリ使用量、完全にマルチスレッド化された解析エンジン、業界で唯一並列化されたタイミング／最適化エンジンなどの特長があります。この結果、Olympus-SoCでは1億を超えるゲート規模の非常に複雑なSoC設計をフラット・モードでも階層モードでも扱うことができ、1つの設計を複数に分割する必要がないのでTATをこれまで以上に短縮できます。