お客様の声

Calibre製品

「当社でCalibreを採用する決め手となったのは、その速度です。当社のエンジニアたちは、コンパクトなプロセスで新しい迅速な設計フローを開発していました。しかし当時使用していたツールでは、処理に20時間以上もかかっていたのです。Calibreは、本格的なチューニングをしなくても5時間未満で処理が完了しました。」

Jake Wright氏(AMI Semiconductor)、出典: DeepChip

 

「幅広いルールファイルの対応、設計スタイルへの非依存性、迅速な顧客サポートなどの理由により、Calibreは当社のお客様が作成している複雑な設計にベストな選択肢です。Calibreを選択することで、お客様には確実な設計情報の転送とスムーズな製造プロセスが約束されます。」

Stephen Kuo氏(GSMC、テクノロジ開発事業、設計サービス部門担当マネージャー)

 

「Calibre DRCで特に気に入っているのは、設計ルールの擬似エラー(Waiver)をすべて検証して記録できる点です。最終工程で設計の改良と微調整の繰り返しの作業中に、このWaiver情報を記録したファイルを再ロードすると、無視するよう指定したエラーにはすべてマーカがついてきます。ファウンドリの設計ルールから逸脱している箇所が数千もあるような設計の場合、マーカがついていれば時間を飛躍的に短縮することができます。」

Michelle Lee氏(Guidant Corp.)、出典: DeepChip

 

「Calibreツールは量産環境で実績があり、設計からシリコンまでの工程を、1つの強力なプラットフォームで対応できます。Calibreが世界中で業界標準となっている事実も、社内の標準として選択する上で大きな理由となりました。」

Yao Zeqiang博士(Hau Hong NEC、製品エンジニアリング部門担当ディレクター代理)

 

「Calibreの強力な抽出言語(SVRF)と回路比較機能(LVS)により、極めて困難なアナログ回路もフルチップの性能に影響を与えることなく適切なチェックが行えます。」

Carl Dickey氏(IBM Microelectronics SiGe BiCMOS Foundry、ミックスシグナル・ストラテジスト)

 

「当社は長年にわたってCalibre/xCalibreを使用して成功を収めてきた実績があり、このことが当社の選定プロセスで大きな要因となりました。CalibreとxCalibreは、高度な素子の認識、抽出精度、設計環境の緊密な統合など、優れたミックスシグナル/RF機能を備えており、高度な半導体設計を手がける当社のお客様にクラス最高の量産環境を提供していく上で欠かせない要素です。」

Marco Racanelli氏(Jazz Semiconductor、研究開発担当執行取締役)

 

「Calibreの強力な抽出言語(SVRF)と回路比較機能(LVS)により、極めて困難なアナログ回路もフルチップの性能に影響を与えることなく適切なチェックが行えます。」

Rodney Jacks氏(Motorola、シニアCADエンジニア)

 

「Calibreは、性能、精度、機能のバランスが素晴らしく、当社の0.095ミクロン・プロセスにおいて最適なレシピを実装する上で大きな力となりました。NECでは0.180および0.150ミクロン・プロセスからCalibreを使用していますが、今後もさらに先端の半導体プロセスに積極的に移行していく考えです。このスケジュールを加速する上で、Calibre製品はなくてはならない存在です。」

高見沢 一彦博士(NEC、システムLSI設計エンジニアリング担当シニア・マネージャー)

 

「Calibreがなければ、100万ゲートを超える規模の設計を適切に検証することなど無理でした。Calibreは速度と大規模検証能力がすばらしく、当社の先端テクノロジと組み合わせた場合にも使いやすいという利点があります。これで、業界の他社大手メーカーとの競争をより有利に進められるようにもなります。」

Jamshed Qamar氏(OKIセミコンダクタ、ASICビジネス開発担当副社長)

 

「当社では、検証ツール・プラットフォームの標準としてCalibreを選択することによって、お客様の設計から欠陥をなくし、その後の製造プロセスもスムーズに進められるようにしています。Calibreはルールファイルのカバー範囲も広く、高度なRET技術も利用できるので、当社のお客様やパートナ様にとって最高の選択肢であるといえます。」

Victor Kwong氏(Silterra、設計ソリューション担当副社長)

 

「Calibreのルールファイルはカバー範囲が広く、量産環境での豊富な実績があるため、当社のお客様や設計パートナ様は製造への移行をスムーズに果たしていただくことができます。高度な素子認識機能や、設計スタイルへの非依存性といった要因により、Calibreは複雑な設計を手がけている当社のお客様にとって最高の選択肢の1つとなっています。」

James Sung博士(SMIC、マーケティング/セールス担当副社長)

 

「現在、当社ではフルチップ検証だけでなくセル/ブロックの検証にも包括的なCalibreルールファイルを使用するようになっています。これにより、最小限のイタレーション工程でテープアウトを成功できるという確信が持てるようになりました。Calibre OPCツールを用いて0.12ミクロンのシリコンで多くの成功を重ねることができたので、0.10ミクロン・プロセスでの量産にもCalibreのツールを社内の標準とすることに決めました。」

D. Goubier氏(STMicroelectronics、中央研究開発、レチクル・アセンブリ担当チーム・マネージャー)

 

「Calibre LVSとCalibre DRCはセル・レベルからフルチップのバックエンド検証まで、依然として業界をリードしています。spiceやDSPF、SPEFなど、さまざまなシミュレーション・ツールに対応したフォーマットで寄生データを抽出してくれるCalibre xRCは設計プロセスに欠かせません。しかも64ビットLinuxベースのマルチプロセッサ・マシンで動作するので、フルチップのデバッグも無理なく行えます。」

Steven Chin氏(Stretch, Inc.)、出典: DeepChip

 

「Calibreはフォーマットやフレームワークが独自規格ではなく余計な制約がない点で、当社の全体的なCAD戦略に完全にマッチしています。しかもマルチスレッドに対応しているので、当社のコンピューティング・ファームで稼働している12 CPUのマシン上で抜群の処理速度が得られます。」

Ward Verycrusse氏(Sun Microsystems、シニアCADアーキテクト)

 

「メンター・グラフィックスのCalibreのルールとTIの設計ツール機能を組み合わせることで、当社のお客様はASICやミックスシグナルSoCに対して包括的な物理検証を行えるようになっています。CalibreのおかげでITのシリコン・テクノロジが主要なお客様に幅広くご利用いただけるようになることを大変うれしく思います。」

Bill Giolma氏(Texas Instruments、ワールドワイドCOT事業担当マネージャー)

 

「当社がCalibreを選択したのは、性能、容量、精度に関する当社の要件をすべて満たしており、設計からシリコンまでを単一のプラットフォームでカバーできるからです。Calibreを使用することで当社の社内プロセスが合理化され、納期短縮が実現するだけでなく、当社のお客様にも完全な認定済みのルールファイルが幅広く提供されるため、市場での競争を圧倒的優位に進めていただけます。」

Sergio Kusevitzky氏(Tower Semiconductor、IP/設計サービス担当副社長)

 

「TSMCで製造するシリコンの設計検証には、高品質のCalibureルールファイルが使われています。TSMCでは二重盲検法による厳しいQAチェックに加え、2年半前から量産環境にCalibreを導入して設計の検証を行っており、Calibreが実際の設計環境に十分対応できることは実証済みです。」

Genda Hu氏(TSMC、マーケティング担当副社長)

 

「近年のSOCは設計が複雑化しているため、90nmテクノロジ世代では設計からシリコン・サクセスまでの工程をシームレスに進めていくことが当社のお客様にとってますます重要になっています。CalibreのルールファイルはUMCの量産環境で5年間の実績があり、テープアウトから製造までの工程をスムーズに進められるよう広範な認定作業が行われています。このため、お客様はコストを削減しながら短期間で製品の収益化を果たしていただくことができます。」

Ken Liou氏(UMC、設計サポート事業部長)

 

「3つの主要な階層型ツールを試用してみましたが、Calibreを選択肢から外すことはできませんでした。その最大の理由は、他のツールに比べ、デバッグ機能が傑出していた点にあります。」

Ron Talaga氏(Vitesse Semiconductor)、出典: DeepChip

 

「X-FABでは、先ごろ開発したX-FABマスター・キットについて、メンターのEDAを完全にサポートしていくことにしています。このミックスシグナル設計キットは、物理検証のCalibre DRCとCalibre LVS、寄生抽出のxCalibre、さらにはADVance MS 、Eldo、ModelSimなど、メンター・グラフィックスのIC FlowとDesign Architect-ICをベースにした最新のシミュレーション・ツールを含め、メンターの検証製品ラインナップを完全にサポートしています。」

Thomas Ramsch氏(X-FAB Group、設計サポート担当マネージャ)

 

Olympus-SoC

「メンター・グラフィックスと共同で、当社の40nmプロセス向けにOlympus-SoCの認証作業を行いました。TSMCでは、当社の要件を満たし、当社の認証プロセスに合格する配置配線システムを常に探しています。Olympus-SoCは当社の要件をすべて満たしており、設計者がTSMCの最先端製造プロセスに移行する上でメリットをもたらしてくれると期待しています。」

S.T. Juang氏(TSMC、設計インフラストラクチャ・マーケティング担当シニア・ディレクター)

 

「当社では、1200万ゲート、80nmプロセスの高度なセットトップ・ボックス用チップのテープアウトにOlympus-SoCを使用しました。このチップは6つの動作モードと4つのコーナーを持つきわめて複雑な設計でしたが、80nmプロセスへの移行を当初予定していた3カ月よりはるかに短い期間で完了できました。Olympus-SoCによるファースト・シリコン・サクセスの成果にはきわめて満足しており、DRCクリーンな配線、マルチコーナー/マルチモードのタイミング・クロージャ、大規模なチップに対する高速なランタイムなど、全体的な結果の品質には大いに感銘しました。」

Thierry Bauchon氏(STMicroelectronics、ホーム・エンタテインメント/ディスプレイ事業、R&D担当ディレクター)

 

成功事例

Atmel

Atmel logo 成功事例:ナノメータ世代になって設計の検証と製造に膨大な時間とコストがかかるようになったため、Atmelはメンター・グラフィックスのCalibre製品を採用することを決めました。 続きを見る

STMicroelectronics

成功事例:市場の競争が激化する中、設計期間を短縮してファースト・シリコン・サクセスの達成が求められるなど、SoC設計者にとってミックスシグナル・シミュレーションはますます困難になっています。続きを見る

Tower Semiconductor

Tower Semiconductorでは、Calibre xRCの寄生抽出ランセットを検証中に予期しない状態に直面しましたが、メンター・グラフィックスのサポートからのアドバイスにより問題が無事解決し、正確なランセット・データを復元することができました。 続きを見る