技術文献
Olympus-SoCを使った低消費電力物理設計
消費電力の削減は、45/32nmテクノロジ・ノードにおいて鍵となる設計課題となりました。パッケージ・コストを削減し、バッテリ寿命を延ばす必要性から、多くの設計において消費電力の最適化はタイミング同様に重要です。しかしながら、低消費電力チップ設計の複雑さは性能とTime-to-Market にマイナスの影響を与えかねません。設計者はマクロレベルの機能的複雑性の問題（複数の動作モード）と、マイクロレベルのプロセスおよび製造上の問題（複数の設計コーナー）の両方に対応しなければなりませんが、これらの間で消費電力、タイミング、シグナル・インテグリティ（SI）、製造可能性、面積収束の条件は競合する可能性があります。本稿では、現在低消費電力IC設計に使用されているテクニックについて説明し、低消費電力設計の主要な課題について解説したのち、Olympus-SoC 配置配線システムが物理設計フローのすべてのステップを通じて最適な低消費電力ソリューションをどのように実現しているかについて紹介します。
その他の技術文献
先端ノードIC設計のための配線技術
IC業界において32nm、28nmとプロセスの微細化が進む中、設計者はデジタル配線の新しい大きな課題に直面しています。ナノメータ以降の配線では、デザインルール・チェック（DRC）／製造性設計（DFM）ルールの複雑化や数の増大、トランジスタが10億個を超える超大規模設計など数々の課題が発生し、複数の最適化目標を同時に達成しなければなりません。このような状況下でタイミング、マニュファクチャビリティ（製造性）、歩留まりの目標を実現するため、デジタル配線エンジンの性能向上に大きな期待が寄せられています。
Calibre InRouteを使った高度な製造クロージャの実現
コンシューマおよび産業向けエレクトロニクス・システムのメーカーは、より多くの機能を、より小さく、消費電力効率の良いパッケージで提供するために、ICテクノロジの限界を追求し続けています。しかし製造サインオフの達成は、テクノロジ・ノードが進むにつれて一層大きな製造上の制約とプロセス変動に直面し、ますます難しくなっています。
ICの物理設計と製造サインオフを目的に使用されてきた従来のツールや手法は機能しなくなり、新しいアプローチが必要とされ、物理検証を待たずに、設計サイクルの早期（物理設計）段階でDRCやDFMに関する各種問題を検出し削減することが可能なツールを、多くの設計者が必要としています。このニーズに対応するために開発された製品がCalibre® InRouteであり、Olympus-SoC™の実装環境内からCalibreを用いたブロックまたはフルチップレベルでのゴールデン・サインオフ解析を可能とすると共に、自動修正および即時のインクリメンタル検証を可能にします。本稿では、先端ノードにおける製造サインオフの抱える様々な課題と、Calibre InRoute設計／検証プラットフォームを用いた、より迅速かつ信頼できるサインオフとより高品質なデザインの実現方法について説明します。
チップ・アセンブリの課題に取り組む: 物理設計後期のボトルネックを解消
今日の数百万ゲート規模のSoC は、その規模と複雑性がますます拡大し、チップをより小さく分割した階層チップ設計手法が必須となってきています。大規模SoCにおいて階層手法が必要となるのは、この手法が設計自動化ツールのキャパシティを拡張、ツールの処理時間を短縮し、最終段階での設計変更を最小限に抑えることができるためです。しかし階層手法に則ったフローを使用しても、現在のフィジカル・インプリメンテーション・ツールは、チップの仕様条件をアグレッシブなスケジュール内に達成する上で様々な問題に直面しています。本稿では、チップ・アセンブリの課題について確認し、すべての問題を包括的に解決できるインプリメンテーション・システムの条件について解説します。