プロセス・ノード微細化の急速な進行を受けて、信頼性検証に大きな関心が集まっています。電子機器や半導体のサイズ縮小とともにデバイス酸化膜が薄くなり、かつ複数の電源電圧を有するデバイスが急増しており、設計と検証は最小プロセス・ノードに限らず全般的に複雑化する一方です。ここ5年前後は機能の多様化と電力効率の向上のために、すべてのプロセス・ノードで設計が複雑化してきています。とくに著しい傾向は、自動車、医療、通信分野のアプリケーションにおいて、高い信頼性の要求されるデジタル・コンテンツが劇増したことです。

テクノロジ・ノードの微細化は、電源の供給電圧余力の減少、配線の寄生抵抗（Rp）と寄生容量（Cp）の増加、より厳しいエレクトロ・マイグレーション（EM）抑制、ラッチアップ、静電気放電（ESD）破壊など、回路不良を引き起こす設計課題を生み出しました。このような問題はナノメータ世代に突入してはじめて生じたものではなく、徐々に深刻化しています。現在、設計の堅牢性と動作の信頼性を確保するためには、回路検証時にこうした問題を解決する必要があります。

本稿は、今日の回路設計におけるESD保護の必要性を確認し、ESD検証の要件定義を考察した後にメンター・グラフィックスのCalibre PERCツールとCalibreプラットフォームを用いて、大規模で複雑な回路設計を高速、高精度、包括的にESD検証する方法を解説します。

サイプレスは最近、ゲートとビアの寄生抵抗を抽出する方法を変更しました。メンター・グラフィックスの寄生素子抽出ツールであるCalibre xRCにおいて、PEX VIA REDUCTION COUNTに直接数値を指定してビアをグループ化するのではなく、すべてのレイヤにPEX VIA REDUCTION RESISTANCEでFLEXIBLE（FLEX）オプションを宣言し、ユーザが指定したものにだけSTANDARD COUNT変更子を適用することで、ノード数を減らし、必要な精度に上げることができるようになりました。サイプレスでは、トランジスタの寄生抵抗をゲート幅の半分、つまりシードレイヤの中央までとして抽出します。片側しか接触していないゲートの場合、抵抗は半分になります。より正確には1/3になることが実験から分かっています。実験と同等の正確さを期すため、サイプレスの現在のフローはRESISTANCE DEVICE_SEEDを使用してポリ領域の抵抗値を低くしています。また、ゲート・デバイスをポリとして扱うことにより、キャパシタンスの精度を維持しています（CAPACITANCE ALIASを使用）。本稿では、Calibre xRCを使用して寄生抵抗を抽出する方法の変遷について述べます。

コンピュータ・チップを製造するための先端プロセス・テクノロジによって、チップの小型化、多機能化、高性能化、省力化が実現されています。チップのメモリビット密度は、高性能化への需要に追随するために、2 年ごとに倍増していくと予測されています。メモリは、高速データ転送と低電力消費の仕様を正確に満たす必要があります。
メモリ設計者は、これらの性能と電力の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。そのため、メモリ設計のステップごとに正確なキャラクタライゼーションが必要となります。
これらの最先端テクノロジとより高いビット密度は、メモリ設計における寄生抽出の問題を引き起こします。メモリ設計で従来使用されていた抽出方法では、これらの問題を解決できないため、新しいソリューションが必要です。メモリ設計者には、物理設計サイクルの各段階での寄生問題の正確かつ迅速な解析、および基本的なビルディング・ブロックからフルチップまでの最先端メモリの設計を支援できるツールが必要です。
Calibre xACT 3Dは、ビットセル設計からフルチップ・サインオフまでメモリ設計のすべての段階で使用する抽出ツールとして、仕様どおりに動作する堅牢な設計を保証します。