技術文献
Calibre xACT 3Dフィールド・ソルバ
抽出精度と寄生素子の感度解析
株式会社半導体理工学研究センター（STARC）では、ミックスシグナル設計技術開発プロジェクトにおいて、次世代アナログMixed Signal設計対応キーツールの先行評価を行っています。その中で寄生抽出ツールにおいては、プロセス微細化に伴ってますます高精度な抽出が要求されており、SPICEパラメータと寄生抽出ツールとでダブルカウントされないよう整合の取れたシステムを構築する必要があります。しかしながら、従来はデバイス近傍の容量を成分ごとに高精度に抽出するツールが無く、本格的な検討ができない状態にありました。
このような状況のもとで、2010年以降、新たな寄生抽出ツールが登場したことにより、本課題を検討する環境が整いつつあります。そこで、STARCでは、デバイス近傍の容量を成分ごとに精度良く抽出して新たなリファレンスを作成し、主要ツールの相対精度評価を実施し、各成分が回路特性に及ぼす影響を調査し、上記整合性の取れたシステム開発のための基盤技術を開発しました。
今回、Calibre xACT 3Dを使用して、個々の寄生素子の回路特性への影響について測定と解析を行いました。この結果から、Calibre xACT 3Dを組み込んで先端抽出フローを構築する利点が明らかになりました。
Calibre xACT 3D による高度なメモリセル・キャラクタライゼーション
コンピュータ・チップを製造するための先端プロセス・テクノロジによって、チップの小型化、多機能化、高性能化、省力化が実現されています。チップのメモリビット密度は、高性能化への需要に追随するために、2 年ごとに倍増していくと予測されています。メモリは、高速データ転送と低電力消費の仕様を正確に満たす必要があります。
メモリ設計者は、これらの性能と電力の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。そのため、メモリ設計のステップごとに正確なキャラクタライゼーションが必要となります。
これらの最先端テクノロジとより高いビット密度は、メモリ設計における寄生抽出の問題を引き起こします。メモリ設計で従来使用されていた抽出方法では、これらの問題を解決できないため、新しいソリューションが必要です。メモリ設計者には、物理設計サイクルの各段階での寄生問題の正確かつ迅速な解析、および基本的なビルディング・ブロックからフルチップまでの最先端メモリの設計を支援できるツールが必要です。
Calibre xACT 3Dは、ビットセル設計からフルチップ・サインオフまでメモリ設計のすべての段階で使用する抽出ツールとして、仕様どおりに動作する堅牢な設計を保証します。
Calibre nmDRCのeqDrc（equation-based DRC）機能に基づく近似リソグラフィ・シミュレーション検証の実例
ナノメータ設計で1 次元測定を使用する設計者にとって、処理中に過度の偏差を生じやすい形状を識別することは容易でありません。プロセス・シミュレーションを行えば高分解能のチェックが可能ですが、大量のコンピューティング・リソースが必要となります。モデル式ベースのデザイン・ルール・チェック（eqDRC）は、多次元式を使用する複雑なプロセスの問題に対応可能なデザイン・ルール・チェック（DRC）能力を提供します。ただし、eqDRC の採用に当たっては、モデル式の定義とキャリブレーションが課題になります。本稿では、リソグラフィック・シミュレータを使ってeqDRC のモデル式の定義とキャリブレーションを行う方法について説明します。
Calibre xACT 3D - 先端トランジスタ・レベル設計のための
妥協のない抽出
より高い性能に対する止むことのない需要を背景としてIC設計の進化が進み、より多くの機能が搭載され、その結果として複雑性の増大に拍車がかかっています。プロセス・ノードが進むにつれ、デザインの機能と性能に影響を及ぼす新たなプロセス効果とばらつきが発生し、設計クロージャの達成はますます困難になります。
コストや時間のかかる過剰設計を行うことなく、ターゲットとする歩留まりを高い確実性で達成できる最適化設計に収束させるには、従来よりも高精度な抽出とシミュレーションを必要とします。Time-to-Marketの圧力もあるため、この問題に対する解決策は幅広い設計アプリケーションに対する既存の設計フローにフィットし、設計サイクルを長引かせないものでなくてはなりません。本稿では、Calibre xACT 3D抽出ソリューションが、先端ノードの設計サインオフに関する抽出の諸課題にどのように対応しているかについて解説します。
Calibre nmLVSによるレイアウト・パターン依存性を 考慮した高精度シミュレーション･フローの確立
近年の微細化プロセスでは、MOSFETの周辺形状により電気特性が変動してしまう「レイアウト・パターン依存性」が顕著になっています。そこでNECエレクトロニクスは、レイアウト・パターン依存性を考慮した高精度設計環境を構築しました。SPICEモデルに含まれていない依存性に対しては独自モデルの導入、開発が行われました。隣接拡散総距離依存性（STIストレス）についてはMIRAI-Selete開発モデルを導入し、他の依存性に関してはNEC エレクトロニクスで独自開発しています。本稿では、これらのモデルとCalibre® nmLVSのADP抽出機能による図形演算を組み込んだLVSルールを用いて、設計における高精度な回路シミュレーションへの適用を解説します。