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- Calibre xACT 3Dフィールド・ソルバ 抽出精度と寄生素子の感度解析
- 株式会社半導体理工学研究センター（STARC）では、ミックスシグナル設計技術開発プロジェクトにおいて、次世代アナログMixed Signal設計対応キーツールの先行評価を行っています。その中で寄生抽出ツールにおいては、プロセス微細化に伴ってますます高精度な抽出が要求されており、SPICEパラメータと寄生抽出ツールとでダブルカウントされないよう整合の取れたシステムを構築する必要があります。しかしながら、従来はデバイス近傍の容量を成分ごとに高精度に抽出するツールが無く、本格的な検討ができない状態にありました。
このような状況のもとで、2010年以降、新たな寄生抽出ツールが登場したことにより、本課題を検討する環境が整いつつあります。そこで、STARCでは、デバイス近傍の容量を成分ごとに精度良く抽出して新たなリファレンスを作成し、主要ツールの相対精度評価を実施し、各成分が回路特性に及ぼす影響を調査し、上記整合性の取れたシステム開発のための基盤技術を開発しました。
今回、Calibre xACT 3Dを使用して、個々の寄生素子の回路特性への影響について測定と解析を行いました。この結果から、Calibre xACT 3Dを組み込んで先端抽出フローを構築する利点が明らかになりました。
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IC検証とサインオフ |
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- Calibre xACT 3D による高度なメモリセル・キャラクタライゼーション
- コンピュータ・チップを製造するための先端プロセス・テクノロジによって、チップの小型化、多機能化、高性能化、省力化が実現されています。チップのメモリビット密度は、高性能化への需要に追随するために、2 年ごとに倍増していくと予測されています。メモリは、高速データ転送と低電力消費の仕様を正確に満たす必要があります。
メモリ設計者は、これらの性能と電力の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。そのため、メモリ設計のステップごとに正確なキャラクタライゼーションが必要となります。
これらの最先端テクノロジとより高いビット密度は、メモリ設計における寄生抽出の問題を引き起こします。メモリ設計で従来使用されていた抽出方法では、これらの問題を解決できないため、新しいソリューションが必要です。メモリ設計者には、物理設計サイクルの各段階での寄生問題の正確かつ迅速な解析、および基本的なビルディング・ブロックからフルチップまでの最先端メモリの設計を支援できるツールが必要です。
Calibre xACT 3Dは、ビットセル設計からフルチップ・サインオフまでメモリ設計のすべての段階で使用する抽出ツールとして、仕様どおりに動作する堅牢な設計を保証します。
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IC検証とサインオフ |
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- Calibre SmartFillテクノロジを使用した最高水準のU8500スマートフォン向けプラットフォーム
- ワイヤレス向け半導体とモバイル・プラットフォームの世界的リーダーであるST-Ericssonは、ST-Ericssonの実績あるアプリケーション・プロセッサと最新のHSPA+（High-Speed Packet Access）リリース7モデムとをSTMicroelectronicsのコアテクノロジに組み合わせた次世代チップ、U8500の開発に着手した時点で、設計と実装の課題に直面することがわかっていました。ST-EricssonはSTMicroelectronicsと協力し、設計と製造の両方でばらつきを制御しながら、Time-to-Marketの目標枠内で製品化できる方法を探しました。U8500では、今日の通信市場の非常に高い消費者需要に対応するために必要とされる複雑で精巧なテクノロジを実現する一方、性能、電力消費量、コストのバランスを取る必要がありました。
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DFMソリューション |
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- IPブロック・インテグレーションの際のDRC疑似エラーを自動管理
- IPベンダとファウンドリは、物理検証の対象となる知的財産（IP）設計プロセスにおいて、特定のデザイン・ルール・チェック（DRC）エラーを「除外」するかどうかを協議します。ただし、IPをフルチップ設計に統合し、フルチップレベルでの最終的なDRCを実行すると、これらのエラーは再び出現してしまいます。これらのエラーを識別する効率的な方法がないと、チップ設計者は除外されるべき疑似エラーをデバッグしたり、ファウンドリと疑似エラーに関する打ち合わせを繰り返したりすることに無駄な時間を費やさなければなりません。本稿では、チップレベルで疑似エラーをなくすために現在使用されている方法を調査し、DRCの結果から疑似エラーを自動的に特定、および削除する新たな手法について説明します。この新しい手法によって、チップ設計者は、これまでのエラーのデバッグや、ファウンドリとの疑似エラーに関する話し合いに費やされていた時間をなくすことができます。自動疑似エラー管理は、設計者がタイミング良く効率的な方法で正確なDRC結果を達成するうえで役立つだけでなく、検証フローから不要なサイクルをなくすことでTime-to-Marketを短縮します。
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物理検証 |
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- ケーススタディ: LSI Corporation の量産向け90nm 設計におけるクリティカル・エリア解析とクリティカル・フィーチャー解析
- 本稿では、LSI Corporation の4 つの量産向け90nm 設計におけるクリティカル・エリア解析とクリティカル・フィー
チャー解析（CFA）の結果を紹介します。推奨ルールの遵守と、ランダム・パーティクル欠陥の統計的な感度に
ついて評価し、各種製品内のIP、メモリ、配線の歩留まり問題を優先順位付けしました。また、ロジック配線
上で推奨ルール違反の自動修正を実行してチップを再配線せずに可能な最適化を定量化し、チップ同士を比較
することにより、異なる設計インプリメンテーション間の共通点と相違点を特定しました。
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DFMソリューション |
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- Calibre nmDRCのeqDrc（equation-based DRC）機能に基づく近似リソグラフィ・シミュレーション検証の実例
- ナノメータ設計で1 次元測定を使用する設計者にとって、処理中に過度の偏差を生じやすい形状を識別することは容易でありません。プロセス・シミュレーションを行えば高分解能のチェックが可能ですが、大量のコンピューティング・リソースが必要となります。モデル式ベースのデザイン・ルール・チェック（eqDRC）は、多次元式を使用する複雑なプロセスの問題に対応可能なデザイン・ルール・チェック（DRC）能力を提供します。ただし、eqDRC の採用に当たっては、モデル式の定義とキャリブレーションが課題になります。本稿では、リソグラフィック・シミュレータを使ってeqDRC のモデル式の定義とキャリブレーションを行う方法について説明します。
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IC検証とサインオフ |
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- Critical Area Analysis（CAA）による信頼性予測手法
- 近年、半導体の信頼性に関わる品質保証が重要性を増しています。ルネサス エレクトロニクス株式会社では、DFRの目的で設計段階における信頼性予測手法を開発して来ました。本稿では、LSIにおける主要な信頼性項目である配線間TDDBに対し、これまでDFM手法として用いてきたクリティカル・エリア・アナリシス（CAA）を拡張して、劣化性不良率を予測した例について紹介します。（執筆: ルネサス エレクトロニクス株式会社）
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DFMソリューション |
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- LFDの価値を実現するためのロードマップ： Calibre LFDに対する投資効果の定量化
- ファブで深刻なリソグラフィ上の問題が特定された場合、既に設計プロセスはシンプルなレイアウト変更を行うには遅すぎる段階に入っており、テープアウトの大幅な遅れと、それに伴うチップ納品の遅れが生じます。影響を受けやすいレイアウト構造のリスクを軽減し、設計の遅延を回避または軽減するためには、設計者が、シリコン描画の問題を設計フローのできるだけ早い段階で検出しなければなりません。
Calibre® LFD™は、レイアウトに含まれるリソグラフィ上の弱点を検出し、電気的性能に及ぼす影響を解析するリソグラフィ・シミュレーション・ツールです。解像度向上技術やその他のパターン転写プロセスを考慮し、製造プロセスの変動に対するレイアウトのロバスト性を判断します。本稿では、Calibre LFDを設計フローに導入する上での技術的側面を説明し、メンター・グラフィックスとインフィニオンテクノロジーズの3年間におよぶ共同作業の結果および成果を解説します。
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DFMソリューション |
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- Calibre xACT 3D - 先端トランジスタ・レベル設計のための妥協のない抽出
- より高い性能に対する止むことのない需要を背景としてIC設計の進化が進み、より多くの機能が搭載され、その結果として複雑性の増大に拍車がかかっています。プロセス・ノードが進むにつれ、デザインの機能と性能に影響を及ぼす新たなプロセス効果とばらつきが発生し、設計クロージャの達成はますます困難になります。
コストや時間のかかる過剰設計を行うことなく、ターゲットとする歩留まりを高い確実性で達成できる最適化設計に収束させるには、従来よりも高精度な抽出とシミュレーションを必要とします。Time-to-Marketの圧力もあるため、この問題に対する解決策は幅広い設計アプリケーションに対する既存の設計フローにフィットし、設計サイクルを長引かせないものでなくてはなりません。本稿では、Calibre xACT 3D抽出ソリューションが、先端ノードの設計サインオフに関する抽出の諸課題にどのように対応しているかについて解説します。
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IC検証とサインオフ |
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- Calibre InRouteを使った高度な製造クロージャの実現
- コンシューマおよび産業向けエレクトロニクス・システムのメーカーは、より多くの機能を、より小さく、消費電力効率の良いパッケージで提供するために、ICテクノロジの限界を追求し続けています。しかし製造サインオフの達成は、テクノロジ・ノードが進むにつれて一層大きな製造上の制約とプロセス変動に直面し、ますます難しくなっています。
ICの物理設計と製造サインオフを目的に使用されてきた従来のツールや手法は機能しなくなり、新しいアプローチが必要とされ、物理検証を待たずに、設計サイクルの早期（物理設計）段階でDRCやDFMに関する各種問題を検出し削減することが可能なツールを、多くの設計者が必要としています。このニーズに対応するために開発された製品がCalibre® InRouteであり、Olympus-SoC™の実装環境内からCalibreを用いたブロックまたはフルチップレベルでのゴールデン・サインオフ解析を可能とすると共に、自動修正および即時のインクリメンタル検証を可能にします。本稿では、先端ノードにおける製造サインオフの抱える様々な課題と、Calibre InRoute設計／検証プラットフォームを用いた、より迅速かつ信頼できるサインオフとより高品質なデザインの実現方法について説明します。
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デジタルIC設計 |
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- Olympus-SoCを使った低消費電力物理設計
- 消費電力の削減は、45/32nmテクノロジ・ノードにおいて鍵となる設計課題となりました。パッケージ・コストを削減し、バッテリ寿命を延ばす必要性から、多くの設計において消費電力の最適化はタイミング同様に重要です。しかしながら、低消費電力チップ設計の複雑さは性能とTime-to-Market にマイナスの影響を与えかねません。設計者はマクロレベルの機能的複雑性の問題（複数の動作モード）と、マイクロレベルのプロセスおよび製造上の問題（複数の設計コーナー）の両方に対応しなければなりませんが、これらの間で消費電力、タイミング、シグナル・インテグリティ（SI）、製造可能性、面積収束の条件は競合する可能性があります。本稿では、現在低消費電力IC設計に使用されているテクニックについて説明し、低消費電力設計の主要な課題について解説したのち、Olympus-SoC 配置配線システムが物理設計フローのすべてのステップを通じて最適な低消費電力ソリューションをどのように実現しているかについて紹介します。
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デジタルIC設計 |
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- チップ・アセンブリの課題に取り組む: 物理設計後期のボトルネックを解消
- 今日の数百万ゲート規模のSoC は、その規模と複雑性がますます拡大し、チップをより小さく分割した階層チップ設計手法が必須となってきています。大規模SoCにおいて階層手法が必要となるのは、この手法が設計自動化ツールのキャパシティを拡張、ツールの処理時間を短縮し、最終段階での設計変更を最小限に抑えることができるためです。しかし階層手法に則ったフローを使用しても、現在のフィジカル・インプリメンテーション・ツールは、チップの仕様条件をアグレッシブなスケジュール内に達成する上で様々な問題に直面しています。本稿では、チップ・アセンブリの課題について確認し、すべての問題を包括的に解決できるインプリメンテーション・システムの条件について解説します。
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デジタルIC設計 |
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- Calibre nmLVSによるレイアウト・パターン依存性を 考慮した高精度シミュレーション･フローの確立
- 近年の微細化プロセスでは、MOSFETの周辺形状により電気特性が変動してしまう「レイアウト・パターン依存性」が顕著になっています。そこでNECエレクトロニクスは、レイアウト・パターン依存性を考慮した高精度設計環境を構築しました。SPICEモデルに含まれていない依存性に対しては独自モデルの導入、開発が行われました。隣接拡散総距離依存性（STIストレス）についてはMIRAI-Selete開発モデルを導入し、他の依存性に関してはNEC エレクトロニクスで独自開発しています。本稿では、これらのモデルとCalibre® nmLVSのADP抽出機能による図形演算を組み込んだLVSルールを用いて、設計における高精度な回路シミュレーションへの適用を解説します。
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IC検証とサインオフ |
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- ADVance MSとCommLib SerDesを 利用したPCI Express 2.5Gbps SerDesの ビヘイビアモデル作成と検証方法
- 本稿では、PCI Express（PCIe）の2.5GHz SerDes PHYに含まれるPhysical Media Attachment（PMA）レイヤの送信側を例証とし、ADVance MS とCommLib SerDesライブラリを利用してトップダウン設計とボトムアップ検証を行う場合に必要なビヘイビアモデルの作成方法を具体的に説明します。
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アナログ／ミックスシグナル検証 |
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- ADMS RFの概要（デジタルAGCループ）
- 本稿では、ADVance MS RF（以降、ADMS RFと呼ぶ）の概要について、このツールを使うことによりパフォーマンスと使いやすさの面で利点の大きいケースを例にとって紹介する。多くのデジタル通信システムには、タイトに統合されたRFおよびアナログ/ミックスシグナル、ならびにDSPファンクションが含まれており、そのRFキャリアのため従来の過渡解析には困難が伴った。ADMS RFはこのようなタイプの難しいシミュレーション向けに特に設計されたもので、ADVance MSの持つ優れた能力と、Eldo RFの備える変調定常アルゴリズムの効率性を利用している。
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アナログ／ミックスシグナル検証 |
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- Bluetooth トランシーバの設計: 複雑なRF ミックスシグナルIC に対するトップダウン設計フローの適用
- 本稿では、低コスト、低消費電力の無線トランシーバであるBlueTraCの開発において直面した課題について述べる。この複雑なRFミックスシグナル ICの設計にまつわる課題を、トップダウン手法やミックスシグナル／ミックスモード手法、およびビヘイビア・モデリングを使っていかに効果的に解決できるかについて紹介する。これらの手法においては、メンター・グラフィックスの提供する設計フローをそのまま活用した。Spireaの提供する BlueTraCTMはBluetooth 1.1互換のClass 2無線トランシーバである。必要な全てのRFおよびアナログ機能に加えて、このチップには完全なデジタルGFSMモデルも含まれ、このチップを非常に複雑なミックスシグナル（MS）SoCにしている。SoCを構成する各ブロックは、ミックスシグナル用IEEE 1076.1標準モデリング言語であるVHDL-AMSが様々な詳細度および複雑さのレベルで使用された。これにより、トップレベルでの機能検証およびデバッグ、ならびに設計プロセス全体を通じてのサブシステムの詳細なシミュレーションが可能になった。本書では、設計の概念と得られた結果について、性能と精度の観点から説明する。また、スケマティック・ドリブン・レイアウトとプログラマブル・デバイス・ジェネレータを使ったトップダウン方式のカスタム・フィジカル設計フローについても紹介する。
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アナログ／ミックスシグナル検証 |
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- Eldo RF によるパワーアンプのシミュレーション（ACPR）
- 本稿は、Eldo RFを使った、RF回路ブロック（パワーアンプ等）をデジタル変調信号で駆動した場合に生じる複雑な現象であるスペクトラル・リグロース（Spectral Regrowth）を解析する方法について説明する。スペクトラル・リグロース現象の標準的指標としては、ACPR（Adjacent Channel Power Ratio）が使用される。
ACPRの測定には、現実的なデジタル変調信号の解析を効果的に行うことのできるEldo RFのModulated SST解析(以下Mod SST)を使用した。ACPRを2トーン・テストで見積もることはかなり困難である。実際、2トーン定常解析では粗い近似が必要となり、このような手法で得られたACPRの結果の信頼性には疑問が残る。ACPRを予測するには、現実的なデジタル変調信号を使ったModSST解析の方が格段に高精度な手法である。
本書では、パワーアンプを解析するためのシミュレーションのセットアップ、ゲインとSパラメータの抽出、大信号動作（圧縮）の判定、そして最終的にACPRを予測する方法について説明する。シミュレーションをわかりやすくするため、ネットリストの例も示されている。
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アナログ／ミックスシグナル検証 |