Calibre nmLVS

LVS(レイアウトvs.回路図)物理検証ツールとして市場をリードするCalibre nmLVSは、Calibre nmDRCCalibre xRCと密接に連携し、物理検証と寄生抽出のいずれについても量産レベルで定評のあるデバイス抽出機能を提供します。ICレイアウトと回路図の間で素子や配線の照合比較を行うCalibre nmLVSは、包括的なIC検証ツールスイートの一角として重要な役割を果たします。Calibre nmLVSは、Calibreの階層型処理エンジンをベースに動作し、IC設計の機能性と信頼性を高めるための修正作業で必要となるデータを提供します。

正確な回路検証

Calibre nmLVSではフルチップで実際のデバイス形状を測定して物理パラメータを完全に把握できるため、正確な回路検証が行えます。これらの正確な素子パラメータは、ソース回路図へのバック・アノテーション用の情報として、また、シミュレーション実行用の包括的なデータとして使用可能です。Calibre nmLVSは、Calibre xRC以外にも他社製の寄生抽出ツールと組み合わせて使用できます。

特定顧客向けの高度なERCを自動化

Calibre nmLVSを強化するツールとして新たに追加されたCalibre PERC(Programmable Electrical Rule Checker)は、特定顧客向けの高度なERCを自動化できるため、手作業による長時間のチェック工程によるミスの発生を防ぐことができます。Calibre PERCは、ユーザの記述によって接続された素子グループを認識し、回路トポロジに関連した幾何学データを測定します。

特長と利点

市場をリードするソリューション

Calibre nmLVSは、常時一貫して市場をリードしています。特に性能、キャパシティ、信頼性、デバッグの容易さに定評があり、多くのエンジニアや経営幹部から高い評価を得ています。

クラス最高の精度

テープアウトを成功させるには、高い素子認識精度が求められます。Calibre nmLVSは素子認識精度に定評があり、世界規模でのシリコン量産で求められるタイムリーな実行が可能です。

高速なランタイム

自動化された独自の階層型技術とロジック・インジェクション技術により、ほぼ無制限の設計規模で高速なランタイムを実現。分散型CPUでマルチスレッド実行できるため、既存のハードウェアを使用してスケーラビリティも確保できます。

柔軟性

Calibre nmLVSは、アナログ/RF設計や数百万ゲート規模のICなど、複雑な素子パラメータ抽出が必要とされるあらゆる規模のジョブの処理に最適です。

信頼性

数千社のユーザ企業数を誇るCalibre nmLVSは、あらゆる処理において信頼性と予測可能性の標準を確立しています。

設計デバッグ機能と使いやすさ

Calibre nmLVSは、設計の検証からデバッグまでを統合した直観的で使いやすい環境を提供し、設計の問題点を容易に見つけて修正できるよう支援します。Calibre nmLVSは、従来のソリューションに比べLVSプロセスを2〜3倍高速に実行可能です。

解説

Calibre nmLVS

IC設計プロセス全体にわたって設計の検証を容易化するCalibre nmLVSの統合型デバッグ環境について紹介します。ここではいくつかの典型的なLVS設計エラーを例に挙げ、その発見と修正、および修正内容の検証をどれだけ容易に行えるかを見ていきます。また、設計フローの一部としてCalibreをCadence Virtuoso設計環境へと強力に統合できる点についても紹介します。

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