物理検証
Calibreによる物理検証は、精度、信頼性、性能の面で業界標準を確立しています。Calibre nmDRCとCalibre nmLVSは、物理検証の市場で最大のシェアを獲得しています。このほかにも、市場をリードするCalibreの画期的な機能として、デザイン・ルール・チェック（DRC）を短時間で効率的に完了できるIncremental DRCや、現在のナノメータ設計の複雑な物理的相互作用を正確かつ厳密に反映した3次元の連続関数を定義できるモデル式ベースのデザイン・ルール機能などがあります。
複雑な問題を短時間で解決
業界の主要な物理設計ツールに統合可能なCalibre RVE（Results Viewing Environment）を使用すると、短絡、アンテナ、密度など、これまで数時間から数日を要していた複雑な問題のデバッグが数分で完了します。これ以外にも数々の利点を備えたCalibreソリューションを組み合わせることで、物理検証からテープアウト、そしてシリコンまでのサイクルタイムを業界最短レベルに短縮できます。
Hyperscalingテクノロジ
Hyperscalingテクノロジは、卓越したスケーラビリティにより、計算負荷の高いアプリケーションでも極めて高速なランタイムを実現します。Hyperscalingは、シングル／マルチCPU環境で最高の性能を発揮し、ブロックなら数秒、フルチップでも数時間で検証できるなど、高度なデータ処理をサポートします。Hyperscalingによって既存の共有メモリ型プロセッサ・システムを引き続き有効利用できるほか、シングル／デュアルコア・プロセッサを使用した分散型ラックシステムの性能もフルに引き出します。Hyperscalingは、あらゆるテクノロジ・ノードにおいて生産性を向上させます。
ファウンドリにおけるサインオフ標準
ナノメータ世代の物理検証は、複数の工程からなる非常に複雑なプロセスであり、膨大な量の複雑な設計データを処理するためには、高度に統合されたアプローチが必要です。Calibreはすべての大手ファウンドリでサインオフの標準として採用されており、正確な結果によって、テープアウトを1回で成功させます。
特長と利点
- 繰り返される修正作業を強力に支援する多くの機能により、テープアウトまでの期間を大幅に短縮
- フルチップまたは変更箇所のみのデータを手軽に再検証可能
- チップ・フィニッシングの作業を効率的に自動化
- オープンな標準規格のTCL/TKマクロ言語によるきめ細かいツールのカスタマイズが可能
- GDSIIまたはOASISデータベース内のデータへの直接アクセス
物理検証製品
- Calibre nmLVS 正確な回路検証、高速なランタイム、対話型デバッグを特長とするLVS比較検証用の業界標準物理検証ツール
- Calibre nmDRC 画期的なデザイン・ルール・チェック機能を備え、高速ランタイムを実現した業界標準のDRCソリューション
- Calibre Interactive 使い慣れたIC設計環境から直接Calibreツールスイートを呼び出して物理検証や寄生抽出を実行するGUI環境を提供
- Calibre RVE Calibre検証結果をCablire DESIGNrevや一般的な設計レイアウト・ツールへ表示するためのインタフェース。ユーザの使い慣れた設計環境で設計エラーを即座に視覚化し、デバッグ時間を短縮
- Calibre DESIGNrev 大規模なGDSIIファイルやOASISファイルの読み込み、表示、保存を高速に行うレイアウト・エディタ。フルチップの設計完了やテープアウトまでの期間短縮に貢献
- Calibre Pattern Matching 従来のテキストベースのデザイン・ルール・チェック（DRC）に代わり、ビジュアルな幾何学形状を使用することで、設計仕様に則した高精度なインプリメンテーションを保証
- Calibre Automatic Waivers DRC時の擬似エラー違反を自動的に認識し除去。検証プロセスにおける無駄な時間と労力をなくし、あらゆるDRC実行ですべての疑似エラー情報が正確に処理されるように保証
- Calibre RealTime カスタム設計フローやアナログ／ミックスシグナル（AMS）設計フローに対するCalibreサインオフ・デザインルール・チェック（DRC）をオンデマンドで実行可能。デザイン・ルール違反に関する即座のフィードバックや推奨ルールの遵守状況を表示することにより、設計速度と結果品質を改善
ツールボックス
- オンデマンドWebセミナー[英語]: Calibre DRC Automated Waiver Technology
- オンデマンドWebセミナー[英語]: Freescale Harnesses the Power of eqDRC to Address Recommended Rules
- 技術文献: 自動DRC疑似エラー管理 Calibre DRC Automatic WaiversによってIPに含まれる疑似エラーの心配を解消！
- 技術文献: チップ・レベルでの電気銅めっきとCMPシミュレータ: モデル化の要件とその手法
- 技術文献: IPレベルのDRC疑似エラーを自動管理する画期的な方法
お問い合わせ
- 製品情報リクエスト
お客様の声
「TSMCで製造するシリコンの設計検証には、高品質のCalibreルール・ファイルが使われています。TSMCでは二重盲検法による厳しいQAチェックに加え、2年半前から量産環境にCalibreを導入して設計の検証を行っており、Calibreが実際の設計環境に十分対応できることは実証済みです。」
TSMC、Vice President of Marketing、Genda Hu氏
「Calibreの以前のバージョンを元々使用していたのですが、その際、どこに問題があるのか見つけることが難しい複雑なLVS（Layout vs. Schematic）の問題を抱えていました。そんな折、メンター・グラフィックスのエンジニアから、GUIとエラー・レポートの性能が格段に向上した最新版のCalibreへのアップグレードを勧められました。新しいCalibre RVE/LVSは、インスタンス違反のある位置をすぐに割り出し、即座にショートを確認できました。しかも、どのノードがショートしているかを正確に教えてくれました。Calibreユーザには最新版へのアップグレードを強くお勧めします。」
Adesto Technologies、Layout Manager、Brent Lickiss氏