高速シリアル設計のプロセスにおいては、シリアル・データ・リンクの性能や制限要因を予測して理解することが非常に重要です。このためシミュレーション環境または実測環境におけるパターンからのインパルス応答を逆畳み込みすることで、トランスミッタやバッファなどのシリアル・データ・リンクのアクティブ・コンポーネントおよび非線形コンポーネントのキャラクタライゼーションを行う方法を提案します。特異点という観点から対称エッジ／非対称エッジに対して微分計算を行い、DUT（Device Under Test: 実測する対象物）における全体的な精度の向上とシミュレーション／実測手法への実質的な影響について説明します。また、シミュレーション結果と実測結果の比較も行います。

高速設計の制約の作成には、信号品質、タイミング、クロストークという3つの主要課題があります。信号品質の課題には、レシーバ損傷やデータ・エラー発生の恐れがあるオーバーシュート、リングバック、非単調性などがあります。PCBレベルのタイミング課題とは、終端の影響、レシーバ負荷、トレースのインピーダンスとトレース長などのことで、必ず綿密なタイミング解析を行い、確実にシステム・レベルにおいて適合性を検証する必要があります。クロストーク課題とは、あるトレースがほかのトレースに対して誘発するノイズのことで、信号品質とタイミング両方に影響を及ぼす可能性があります。システムを確実に正確に動作させるには、これらすべての解析が必要で、解析結果に基づいて、トレース長、トポロジ、配置を制御する制約を定義します。同様に、パーツ配置なども制御できます。また、基板の層構成、トレース幅、銅材料の重量などの項目も制約の作成が必要です。高速PCB設計は正確な解析なしでは着手すらできないということは明確ですが、メンター・グラフィックスのHyperLynxを使用すれば、正確な解析を素早く簡単に行うことができます。