技術文献
PRBS応答を使用したダイナミックな逆畳み込みでシリアル・リンクのキャラクタライゼーションを改善
高速シリアル設計のプロセスにおいては、シリアル・データ・リンクの性能や制限要因を予測して理解することが非常に重要です。このためシミュレーション環境または実測環境におけるパターンからのインパルス応答を逆畳み込みすることで、トランスミッタやバッファなどのシリアル・データ・リンクのアクティブ・コンポーネントおよび非線形コンポーネントのキャラクタライゼーションを行う方法を提案します。特異点という観点から対称エッジ／非対称エッジに対して微分計算を行い、DUT（Device Under Test: 実測する対象物）における全体的な精度の向上とシミュレーション／実測手法への実質的な影響について説明します。また、シミュレーション結果と実測結果の比較も行います。
その他の技術文献
高速PCBのレイアウト: 高速インタフェースの物理設計が抱える課題
データレートにムーアの法則をあてはめたかのように、プリント基板（PCB）の著しい高速化が進み、レイアウトも回路の一部としてとらえる必要がでてきました。DDR3やPCI Expressなどの設計で最速メモリと高速シリアル・インタフェースの性能を実現するためには、一見すると不明確な高速インタフェース特有の物理レイアウト要件を満たす必要があります。RF設計者のような思考アプローチをとらないかぎり、高速レイアウトの実現には多数の予期しない課題が生じます。ポイント・ツー・ポイントの差動ペアを使えばレイアウトを簡単に設計できるというものではなく、設計上の課題がその形を変えて存在しているのです。ここでは基板設計も電気設計の一部であることを念頭におきつつ、高速PCBレイアウト設計における重要な考慮事項と効率的な対処方法を概説します。基板設計はまず高速設計に固有のルールを定めながら電源とレイヤをどう構成するかを計画することから始まり、さらに機能の自動化やシグナル・インテグリティ（SI）シミュレーションなど高速設計に必要な検証項目を取り込む必要があります。
プリント基板の高速信号波形に対するビアの影響
近年、演算速度とデータ通信速度の飛躍的な高速化にともない、数Gbpsの信号を扱うPCB（プリント基板）も増えてきました。SerDes標準で25～28Gbpsのものが出現し、先進のメモリ設計では10Gbpsを超えるデータレートを視野に入れつつあります。こうした信号の高速化は新たな設計課題を生み出しました。重大な誘電損失、トレース以外の部分のインピーダンス不連続など、信号が低速度の時代には無視できた問題が基板上の信号経路やインターコネクトを構成する電子部品によって引き起こされるようになってきたのです。
典型的なSerDesチャネルでは、信号のレイヤ間切り替えを行うビア、複数の基板をつなぐコネクタ、パッケージの接続部分がインピーダンス不連続を引き起こしています。しかし、これらの原因のうちで基板設計者が制御できるのはビアの構成に限られます。
クロストークの影響とBER: 解析方法とソリューション
本稿はチャネル・クロストークに関して、実測ベースのモデル化と、BER（ビット・エラー・レート）を予測するアルゴリズムという、これまであまり話題にされなかった2つの重要なテーマを取り上げます。具体的には、マルチポートのパラメータ・モデルではなく、4ポートのSパラメータで記述したモデルを組み合わせてグループ化することにより、設計者が「近端」あるいは「遠端」のクロストーク・モデルを解析できる実用的なソリューションを紹介します。さらに、チャネル・クロストークの2つのシミュレーション方法に関して詳しく取り上げ、同期／非同期アルゴリズムを、タイムドメイン解析と統計解析に適用する方法について説明します。最後に、推奨した手順をIBIS-AMI（I/O Buffer Information Specification Algorithmic Modeling Interface）のバッファ・モデルと組み合わせた実例を示し、その長所と限界について解説します。
プレーン・ノイズの影響について
高速デジタル・ドライバに求められているのは、波形がきれいな高速信号を生み出す効率的な電源です。ドライバの信号切り替え間隔が数十ピコ秒から数百ピコ秒となるため、電源プレーンは広い帯域にわたって大量の電流を供給できなくてはなりません。電流の急増は、PDN（電源分配ネットワーク）内に電圧変動をもたらし、ドライバの電源ピンにノイズとなって現れます。このプレーン・ノイズはドライバによって、伝送線路に送出される信号に伝えられます。パワー・インテグリティ（PI）解析ツールを利用して、周波数ドメインにおけるPDNのインピーダンス・プロファイル、タイム・ドメインにおけるPDNのノイズ・プロファイル、そしてIC電源ピンのノイズが最終的に出力される信号品質に与える影響を確認することができます。電源プレーンのモデルを抽出し、ドライバとレシーバのSPICE（Simulation Program with Integrated Circuit Emphasis: スパイス）モデルを使ってシミュレーションすると、PDNのノイズが伝送信号に与える影響を突き止めることができます。
高密度実装配線(HDI)のパワー・インテグリティ効果
小型化する基板に複雑な設計を収めたいという高まるニーズに応えるため、高密度実装配線（HDI）の技術がさかんに使われるようになってきました。より小さいビアを使うことで明らかな電気的メリットが得られることに加えて、基板のパワー・インテグリティにも影響があります。HDI技術を通じて、パスコンデンサの実装インダクタンスの低減、チップのピンの穿孔を小さくすることによる基板性能の改善、さまざまな厚みの誘電体を用いることによるプレーン固有のキャパシタンスの増加といった効果がもたらされます。本稿では、従来のスルーホール・ビアを用いた大規模な基板からHDI技術によって小型化した基板まで多くの設計事例を用いて、これらの効果を定量的に検証します。
低いBERまで予測する:新しい解析手法の検証
本稿は、メンター・グラフィックスの解析ツールでIBIS-AMIモデルをシミュレーションすることにより、比較的短い時間で非常に低いビット・エラー・レート（BER）に高い確度で到達する方法について、例を交えて詳しく説明します。ここで提案する新しい解析方法により、高速SERDES（シリアライザ／デシリアライザ）リンクに潜む弱点を完全に洗い出すためのシミュレーションに要する時間を桁違いに短くすることができます。この手法は、絶えず変化し続けるビット・シーケンスに対するシステムの動的応答を周期的かつ系統的に抽出、解析して、信号の次の入力パターンがどうなると結果的に最大の「ストレス」がアイ・ダイアグラムにかかるのかを判断するものです。この方法は、単体では実機の計測値よりも厳しい悲観的な結果が出力されますが、本稿ではこれをもう一歩先に進めます。本稿で提案する「能動的」で「実測重視の」手法でシミュレーションした「現実的」で「有効な」結果を信号パターンの誤り率と関連付けることで、BERのプロット図を適切にスケーリングし直せるようにします。この手法は、シミュレーション結果から想定した確率分布を頼りにして、シミュレーションを実行できなかった部分を推定しようと試みるほかの方法とは対照的です。ここで提案するアプローチは、テキサス・インスツルメンツ（TI）が設計および較正を手がけた高機能トランシーバから得られた実験データで検証されました。その結果、SERDESチャネルのBERを低い確率まで予測することの妥当性を確認できただけではなく、シミュレーション結果と実測結果が非常に高い相関性を示していることから、解析フローが持つさらに2つの重要な要素についても妥当性を確認できました。その2つの要素とは、1つはTI製IBIS AMIのモデルの精度であり、もう1つは、複雑なチャネル構成からタイムドメインのインパルス応答を正確に生成できるメンター・グラフィックスの技術です。メンター・グラフィックスの技術をIBIS-AMIモデルと組み合わせて使用することで、高い精度でSERDESチャネルの性能を評価できます。実際のプロトタイプを作成する前に、迅速かつ正確にチャネルのBERを（低い確率まで）予測できる機能により、システム設計者がソリューション・スペース解析を実行できるようになります。ソリューション・スペース解析とは、解析時の設計トレードオフを通じて、目指すBERでシステムを確実に動作させる手法です。