シリコンテストおよび歩留まり解析（DFT）
Introducing the Tessent Product Suite
Tessentは、デターミニスティック・スキャンテスト、組み込みパターン圧縮、BIST（Built-In Self Test）、組み込みメモリ専用のテストと修復、バウンダリ・スキャン、さらにはボードレベルやシステムレベルのテスト技術の長所を最適な形で組み合わせて提供します。
メンター・グラフィックスの Tessent 製品スイートは、シリコンテストおよび歩留まり解析に関する包括的なソリューションを提供し、現在の SoCで困難となっている出荷テスト、シリコン・デバッグ、歩留まりランプアップの問題に対処します。各テスト手法の分野でクラス最高のソリューションを提供するTessentは、これらを統合して強力なテストフローを構築し、チップ全体の完全なテストカバレッジを達成します。
Tessent製品スイートのデータシートを表示
Tessent YieldInsight
Tessent YieldInsightは、 大量のスキャンテスト診断結果に対して統計的解析とデータ・マイニングを実行し、歩留まり低下の原因を短時間で解明できる診断ドリブン型の新しい歩留まり解析ソリューションです。 詳細
Tessent SoCScan
Tessent SoCScanは、階層型のスキャンおよびクリック制御インフラストラクチャを自動挿入し、実動作速度テストとテストの再利用を可能にします。 詳細
シリコン歩留まりソリューション
ロジックテスト・ソリューション
Tessent ロジックテスト・ソリューションは、クラス最高のATPG、圧縮、ロジックBIST を提供します。 詳細
メモリテスト・ソリューション
TessentメモリBISTソリューションは、高度なインテグレーション・オートメーション、プログラマブルなテスト・アルゴリズム、セルフリペア機能を備えています。 詳細
ミックスシグナル・テスト・ソリューション
Tessentミックスシグナル・テスト・ソリューションでは、PLL、DLL、クロック・シグナル、マルチGb/s SerDesの完全なパラメトリック組み込みテストが行えます。 詳細
シリコン歩留まり改善ソリューション
Tessentシリコン歩留まり改善ソリューションには、欠陥とタイミング・エラーの検出、歩留まり解析、インタラクティブ形式のデバッグおよびキャラクタライゼーションの機能があります。 詳細
技術概要
シリコンテストと歩留まり解析の包括的ソリューション
技術概要
各テスト手法の分野でクラス最高のテスト・ツールを提供するTessentは、これらソリューションを統合して強力なテスト・プラットフォームを構築し、チップ全体の完全なカバレッジを達成します。 ビデオを表示
メンター・グラフィックスのシリコンテストおよび歩留まり解析に対するビジョン
技術概要
メンター・グラフィックスのシリコンテストおよび歩留まり解析製品スイート、Tessentのビジョンについて、Joe Sawicki（Design-to-Silicon Division, Vice President）が語ります。 ビデオを表示
ニュース&プレスリリース
- メンター・グラフィックス、3D-IC設計実現化でTSMC Partner of the Year Award受賞
- メンター・グラフィックス、STマイクロエレクトロニクスと共同でOlympus-SoC配置配線システムを使用した20nmテストチップのテープアウト完了を発表
- メンター・グラフィックス、ICテスト品質改善のため、UDFM（ユーザ定義故障モデル）とセル対応ATPGを追加
- ARMとメンター・グラフィックス、ARMベースデザインに対応する包括的なテスト・メソドロジを明確化
- メンター・グラフィックスとGLOBALFOUNDRIES、TessentおよびCalibreの機能を組み合わせ歩留まり解析を改善
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